[发明专利]一种八晶体管静态随机存储器单元

说明书

技术领域

本发明属于存储器设计及制造技术领域，特别是涉及一种八晶体管静态随机存储器单元。

背景技术

存储器分为闪存（Flash）、动态随机存储器（DRAM）和静态随机存储器（SRAM），其中静态随机存储器（SRAM）以其快速读写及不需要周期性刷新，成为关键性系统存储模块的首选，如CPU与主存之间的高速缓存等。在一些高性能的CPU中，静态随机存储器构成的三级缓存已经占到总芯片面积的一半左右。八晶体管静态随机存储器单元为目前常用的静态随机存储器单元之一，其由一对反相器及四个传输门晶体管组成。字线控制两个传输门晶体管的开关，通过位线写入或读出存储数据。在设计八晶体管静态随机存储器单元时，需要同时考虑存储器单元的面积、单元漏电、存储信号强弱（即读电流的大小）和读写稳定性四个方面。

绝缘体上硅（SOI）技术实现了器件全介质隔离，具有速度快、功耗低、集成度高、串扰小等显著特色。基于绝缘体上硅技术的逻辑电路要比基于体硅技术的逻辑电路的整体性能要高。但是在制作静态随机存储器单元时，会面临软错误率高、功耗大等缺点。造成这些弊端的主要原因是部分耗尽SOI器件存在明显的浮体效应和寄生三极管效应。

目前常采用T栅体引出结构或H栅体引出结构来抑制浮体效应和寄生三极管效应，这些方案均会显著地增大单元的面积，如采用T栅体引出结构，静态随机存储器单元的面积至少增大2倍以上。这将大大降低整个芯片的集成度。鉴于此，本发明为了提高单元的综合性能，同时又保证单元较小的面积，提出了一种改良结构的新型存储器单元结构，这种结构的不改变现有工艺，不增加存储器的制作成本。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种八晶体管静态随机存储器单元，以有效的改良基于绝缘体上硅技术的静态随机存储器的综合电学性能，同时尽可能的保证单元具有较小的面积。

为实现上述目的及其他相关目的，本发明提供一种八晶体管静态随机存储器单元，至少包括：

第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；

第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；

传输门，由第三NMOS晶体管、第四NMOS晶体管第五NMOS晶体管及第六NMOS晶体管组成；

其中，所述第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管及第二NMOS晶体管均采用源体欧姆接触体引出结构。

作为本发明的八晶体管静态随机存储器单元的一种优选方案，所述第三NMOS晶体管的源极同时连接所述第一反相器的输出端及所述第二反相器的输入端，栅极连接存储器的字线，漏极连接存储器的第一位线；

所述第四NMOS晶体管的源极同时连接所述第一反相器的输入端及所述第二反相器的输出端，栅极连接存储器的字线，漏极连接存储器的第一位线bar。

所述第五NMOS晶体管的源极连接所述第一反相器的输出端，栅极连接存储器的字线，漏极连接存储器的第二位线；

所述第六NMOS晶体管的源极连接所述第二反相器的输出端，栅极连接存储器的字线，漏极连接存储器的第二位线bar。

作为本发明的八晶体管静态随机存储器单元的一种优选方案，所述第一PMOS晶体管及第二PMOS晶体管的源区具有N型重掺杂区域、所述第一NMOS晶体管及第二NMOS晶体管的源区具有P型重掺杂区域，以实现各晶体管的源体欧姆接触体引出结构。

作为本发明的八晶体管静态随机存储器单元的一种优选方案，各所述N型重掺杂区域边界与其对应在的PMOS晶体管的栅极的距离大于或等于栅极侧墙的宽度，各所述P型重掺杂区域边界与其所在的NMOS晶体管的栅极的距离大于或等于栅极侧墙的宽度。

作为本发明的八晶体管静态随机存储器单元的一种优选方案，所述第一PMOS晶体管及第二PMOS晶体管的源区顶部均形成有硅化物，且所述硅化物与所对应的N型重掺杂区域接触；

所述第一NMOS晶体管及第二NMOS晶体管的源区顶部均形成有硅化物，且所述硅化物与所对应的P型重掺杂区域接触。

作为本发明的八晶体管静态随机存储器单元的一种优选方案，所述第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管采用普通浮体结构、T栅体引出结构或H栅体引出结构。

作为本发明的八晶体管静态随机存储器单元的一种优选方案，所述八晶体管静态随机存储器单元的制作衬底为绝缘体上硅衬底SOI。