[发明专利]一种用于全向连接的金属电容及布图方法

说明书

技术领域

本发明涉及集成电路版图设计中的金属电容设计，尤其涉及一种用于全向连接的金属电容及布图方法。

背景技术

在版图设计中，为了减少噪声影响，有时需要大面积的铺设电容。

随着工艺的进步，集成度的提高，金属线间的寄生电容越来越大，对于信号来讲，这并不是个好现象，但却可以被利用产生容值稳定、不受电压影响、在工艺中易于实现的金属电容。由于寄生电容的大小正比于连接到不同极性的金属相邻的面积，因此，如何增加接触面积成为了金属电容设计的重要考量标准。

发明专利申请CN03120243.8公开多层叉合金属电容结构，见图1，该专利存在的问题是：只关注了同层金属间的电容效应，忽略了上下金属层之间的互相影响，由于金属电容的容值与两不同极性的金属的重叠面积成正比，因此，在上下层间不同极性的金属重叠面积与平行结构相比大大减少的情况下，形成金属电容的效率也大幅降低，从理论值上来说，对于大多数的工艺，此种结构上下层的层间电容最高只能达到我们所提出的电容结构的1/6容值。而且，该专利提到的工艺偏差的问题，因为工艺偏差会对同层金属产生更为明显的影响，将上下层金属做成垂直结构并不能对工艺偏差的消除起到太大作用，反而以大幅牺牲容值为代价得不偿失。

发明专利CN200610119286.0公开了一种CMOS/BiCMOS工艺中的金属电容，其存在的问题：结构过于复杂，45度角在很多工艺中不被支持。而且，在大面积的金属电容设计中，经常会碰到铺设面积不规则，面积过大的难题，对于版图设计是不小的工作量，所以，形成大面积电容时如何化繁为简、如何拼接、如何可重复利用性的问题日益突出。

发明内容

为了解决上述问题，本发明的目的在于一种用于全向连接的金属电容及布图方法，充分利用金属的寄生电容效应，增大相邻金属层的层叠面积，能够在有限的面积里获得尽可能大的电容，有效增大单位面积金属电容；同时考虑到可重复利用的要求，使单个电容做成标准单元的电容模块，通过重复利用实现电容的高效拼接，铺就大面积的电容，以更好地消除电路噪声，多个电容紧贴摆放时，无需额外工作，即可形成电源网格，极大减少了版图工作量。

具体的讲，本发明公开了一种金属电容，包括奇数层和偶数层上下两层插指电容，其特征在于，奇数层和偶数层分别包括上部和下部，其中，

奇数层的上部和下部分别包括横向走线和多个插指，且该多个插指上下交错，在上下交错的插指之间，还包括一连续蛇形走线，该蛇形走线位于插指之间，与插指等距离，并在插指的端部弯折相连，弯折相连部分与横向走线平行，且蛇形走线的两端分别连接一竖向连线；

偶数层的上部和下部分别包括横向连接走线和多个插指，且该多个插指上下交错，在上下交错的插指之间，还包括一连续蛇形走线，该蛇形走线位于插指之间，与插指等距离，并在插指的端部弯折相连，弯折相连部分与横向走线平行，且蛇形走线的两端分别连接一竖向连线；

偶数层的多个插指与上下对应的奇数层的多个插指左右相互偏移一个单位，偶数层的蛇形走线与上下对应的奇数层的蛇形走线左右相互偏移一个单位。

奇数层的蛇形走线的该竖向连线等于插指的长度，并与上部和下部的横向走线之间的距离相同；偶数层的上部和下部的横向走线均等于蛇形走线的两端竖向连线之间的距离。

奇数层和偶数层的上下多个插指连接于同一电极，蛇形走线连接于另一电极。

奇数层和偶数层的上部和下部的横向走线和蛇形走线的竖向连线分别设置有多个通孔，将奇数层和偶数层的插指和蛇形走线分别连接。

采用上述金属电容单元模块组成的全向连接的电容，该全向连接的电容为多个金属电容组成M*N列矩阵排列，对于蛇形走线，奇数层中同一行的左右金属电容公用蛇形走线的竖向连线311和331，奇数层中同一列的上下金属电容通过蛇形走线的竖向连线321彼此相连；偶数层中同一行的左右金属电容公用竖向连线，偶数层中同一列的上下金属电容的竖向连线彼此断开。

对于插指连线，偶数层中同一行的左右金属电容公用上部和下部的横向走线411、431；奇数层中同一行的左右金属电容的插指连线彼此断开；偶数层和奇数层中同一列的上下金属电容间，上一行的金属电容的下部横向走线331作为下一行的金属电容的上部横向走线411，即上一行的插指的U型底部331作为下一行的插指的横向连接走线411。