[发明专利]一种纳米相变ESD器件、纳米相变ESD结构及其制备方法

说明书

技术领域

本发明涉及静电释放保护领域，具体地，本发明涉及一种纳米相变ESD器件、纳米相变ESD结构及其制备方法。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。

静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。

ESD是指静电放电(Electrostatic Discharge，简称ESD)，因ESD产生的原因及其对集成电路放电的方式不同，表征ESD现象通常有4种模型：人体模型HBM(Human BodyModel)、机器模型MM(Machine Model)和带电器件模型CDM(charged Device Model)和电场感应模型FIM(Field Induced Model)。HBM放电过程会在几百纳秒内产生数安培的瞬间放电电流；MM放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产生。CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。

ESD引起的失效原因主要有2种：热失效和电失效。局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。ESD引起的失效有3种失效模式，分别是：硬失效、软失效以及潜在失效，所谓硬失效是指物质损伤或毁坏，所谓软失效是指逻辑功能的临时改变，所谓潜在失效是指时间依赖性失效。

为了防止CMOS集成电路产品因ESD而造成失效，CMOS集成电路产品通常必须使用具有高性能、高耐受力的ESD保护器件。目前已有多种ESD保护器件被提出，如二极管、栅极接地的MOS管、可控硅整流器(SCR：Silicon Controlled Rectifier)及横向双扩散MOS管(LDMOS：Lateral Double Diffused MOSFET)等，其中，LDMOS由于能承受更高的击穿电压而被广泛选用对高压通道进行ESD保护。

随着集成电路的不断缩小，ESD保护也带来很多问题，例如随着器件尺寸减小器件中ESD结（ESD junction）变得有漏隙（leaky），效果非常不好，此外，基于ESD触发的常规PN能使射频集成电路错误的触发。现有技术中还有纳米相变ESD保护器件（nano-phase-switching(NPS)ESD-protection），所述器件中选用Cu/SiOxNy/W的叠层，如图1所示，所述器件包括衬底101、SiO₂102、金属钨103，以及位于金属钨103上的介电层104、SiOxNy薄膜105、Cu薄膜106等，在所述ESD器件中，SixOyNz薄膜105在低温下退火，将铜离子预扩散（prediffuse）和分散（disperse）到介质层SixOyNz薄膜105，所述铜离子被所述SixOyNz薄膜105中的O、N原子困住（trapped），但是在该状态下仍处于off状态，所述ESD脉冲使器件中得电子隧穿进入SixOyNz薄膜105中，实现静电放电。静电放电脉冲后，静电放电引起的隧穿停止，并返回到关闭状态的装置。

虽然上述ESD器件具有一定效果，但是所述制备工艺与现有的制备CMOS器件的工艺不能很好的兼容，因此需要对所述ESD器件作进一步改进，以便简化制作工艺并提高器件的性能。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种纳米相变ESD结构，包括：

半导体衬底；

位于所述半导体衬底中的掺杂扩散区；

位于所述掺杂扩散区上的纳米相变层；

以及位于所述纳米相变层上的金属导电层。

作为优选，所述掺杂扩散区为P型或N型掺杂扩散区。

作为优选，所述纳米相变层为Si_xO_yN_z层。