[发明专利]互连结构及其形成方法

说明书

相关申请的交叉引用

本申请涉及并要求于2013年3月14目提交的标题为“Interconnect Structure and Method of Forming Same”的美国临时申请第61/784，139号的优先权，其内容结合于此作为参考。

背景技术

由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体产业经历了快速的发展。在大多数情况下，这种集成度的提高源自最小特征尺寸的不断减小(例如，将半导体工艺节点朝着亚20nm节点缩减)，这使得更多的部件集成在给定的区域内。随着近来对微型化、更高速度、更大带宽以及更低功耗和延迟的要求提高，也产生了对于半导体管芯的更小和更具创造性的封装技术的需要。

随着半导体技术的进一步发展，堆叠式半导体器件作为有效替代物出现从而进一步减小半导体器件的物理尺寸。在堆叠式半导体器件中，在不同的半导体晶圆上制造有源电路(诸如逻辑、存储器、处理器电路等)。两个或多个半导体晶圆可以相互堆叠以进一步降低半导体器件的形状因数。

通过合适的接合技术可将两个半导体晶圆接合在一起。常用的接合技术包括直接接合、化学活性接合、等离子体活化接合、阳极接合、共晶接合、玻璃介质接合、粘合接合、热压缩接合、反应接合(reactive bonding)等。一旦两个半导体晶圆接合在一起，两个半导体晶圆之间的界面就可在堆叠式半导体晶圆之间提供导电路径。

堆叠式半导体器件的一个优势特征是可通过使用堆叠式半导体器件来实现更高的集成度。此外，堆叠式半导体器件可实现更小的形状因数、成本效益、增强的性能以及更低的功耗。

发明内容

根据本发明的一个方面，提供了一种装置，包括：第一半导体芯片，包括第一衬底和形成在第一衬底上方的多个第一互连部件；第二半导体芯片，接合在第一半导体芯片上，其中，第二半导体芯片包括第二衬底和形成在第二衬底上方的多个第二互连部件；第一导电插塞，连接至第一互连部件，第一导电插塞包括第一部分和第二部分，第一部分形成在第一互连部件与第一衬底的正面之间，第一部分具有第一宽度，第二部分形成在第一衬底的正面与第一衬底的背面之间，第二部分具有大于或等于第一宽度的第二宽度；以及第二导电插塞，连接至第二互连部件，第二导电插塞包括第三部分和第四部分，第三部分形成在第二互连部件与第一衬底的正面之间，第三部分具有第三宽度，第四部分形成在第一衬底的正面和第一衬底的背面之间，第四部分具有大于或等于第三宽度的第四宽度。

优选地，第一互连部件是形成在第一衬底上方的金属间介电层中的第一金属线。

优选地，第一互连部件是形成在第一衬底上方的第一重分布线。

优选地，第一互连部件是形成在第一衬底上方的第一接触件。

优选地，第一导电插塞通过形成在第一衬底的背面上方的金属线来连接至第二导电插塞。

优选地，第一导电插塞通过形成在第一衬底中的连接结构来连接至第二导电插塞。

优选地，第一导电插塞由铜形成；第二导电插塞由铜形成；以及连接结构由铜形成。

根据本发明的另一方面，提供了一种器件，包括：第一芯片，其包括第一衬底和形成在第一金属间介电层中和第一衬底上方的多个第一互连部件；第二芯片，接合在第一芯片上，第二芯片包括第二衬底和形成在第二金属间介电层中和第二衬底上方的多个第二互连部件；第一导电插塞，穿过第一衬底并部分地穿过第一金属间介电层而形成，第一导电插塞连接至第一互连部件；以及第二导电插塞，穿过第一衬底和第一金属间介电层并部分地穿过第二金属间介电层而形成，第二导电插塞连接至第二互连部件。

优选地，第一导电插塞包括：第一部分，形成在第一互连部件和第一衬底的正面之间，第一部分具有第一宽度；以及第二部分，形成在第一衬底的正面和第一衬底的背面之间，第二部分具有大于或等于第一宽度的第二宽度。

优选地，第二导电插塞包括：第三部分，形成在第二互连部件和第一衬底的正面之间，第三部分具有第三宽度；以及第四部分，形成在第一衬底的正面和第一衬底的背面之间，第四部分具有大于或等于第三宽度的第四宽度。

优选地，第一芯片包括背照式图像传感器；以及第二芯片包括多个逻辑电路。

优选地，第一互连部件是形成在第一金属间介电层中的第一金属线；以及第二互连部件是形成在第二金属间介电层中的第二金属线。

优选地，第一互连部件是形成在第一衬底上方的第一接触件；以及第二互连部件是形成在第二金属间介电层中的第二金属线。