[发明专利]90纳米CMOS工艺下带偏置电路的静电放电箝位电路

权利要求书

1.一种90纳米CMOS工艺下带偏置电路的静电放电箝位电路，包括：

RC网络，由第一电容C1、第二电容C2和第三PMOS管Mp3连接组成，用于检测静电放电，并输出检测电压CLK；

反相器，由第四PMOS管Mp4与第一NMOS管Mn1连接组成，用于加强检测电压CLK，并给箝位器件输入栅极驱动电压Vg；

箝位器件，用于在静电放电时开启，以泄放静电放电电荷；

其特征在于，RC网络的输入端设有偏置电路，用于给RC网络提供偏置电压Vb，提高RC网络中第三PMOS管Mp3的等效电阻，以减小对电容面积的需求，从而减小RC网络的漏电；

所述偏置电路，包括第一PMOS管Mp1和第二PMOS管Mp2，该第一PMOS管Mp1，其漏极连接到地电压VSS，其栅极与漏极连接，并连接到第二PMOS管Mp2的漏极；该第二PMOS管Mp2，其源极连接到电源电压VDD，其栅极与源极连接，并连接到第一PMOS管Mp1的源极，并给RC网络输入偏置电压Vb。

2.根据权利要求1所述的90纳米CMOS工艺下带偏置电路的静电放电箝位电路，其特征在于RC网络中第一电容C1与第二电容C2串联连接，且第一电容C1的另一端连接到地电压VSS，第二电容C2的另一端连接到第三PMOS管Mp3的漏极；第三PMOS管Mp3作为电阻使用，其源极连接到电源电压VDD，其栅极连接到偏置电压Vb，其漏极连接到第二电容C2的一端，并给反相器输如检测电压CLK。

3.根据权利要求1所述的90纳米CMOS工艺下带偏置电路的静电放电箝位电路，其特征在于反相器中的第四PMOS管Mp4，其源极连接到电源电压VDD，其栅极连接到检测电压CLK，其漏极连接到第一NMOS管Mn1的漏极，并给箝位器件输出栅极驱动电压Vg；第一NMOS管Mn1，其源极连接到地电压VSS，其栅极连接到检测电压CLK，其漏极连接到第四PMOS管Mp4的漏极。

4.根据权利要求1所述的90纳米CMOS工艺下带偏置电路的静电放电箝位电路，其特征在于箝位器件，采用第二NMOS管Mn2，其源极连接到地电压VSS，其漏极连接到电源电压VDD，其栅极连接到栅极驱动电压Vg。