[发明专利]90纳米CMOS工艺下带偏置电路的静电放电箝位电路

说明书

技术领域

本发明属于电子电路技术领域，涉及静电放电保护，特别涉及一种90纳米CMOS工艺下带偏置电路的静电放电箝位电路，可用于集成电路设计。

背景技术

在集成电路的制造、封装、运输和使用过程中，各种形式的静电放电事件都有可能发生。静电放电事件具有瞬时大应力的特点，是集成电路的主要失效形式之一。静电放电事件是不能完全避免的，所以在集成电路设计和制造时必须考虑静电放电保护。静电放电事件的强度可以用电压来等效，比如在人体模型中，能看到电火花的静电放电事件的等效电压一般就高达3kV以上。集成电路自身抗静电放电能力很弱，特别是CMOS工艺中MOSFET的栅极非常脆弱，如果没有专门的静电放电保护电路，只需要几十伏的等效电压就可以损毁大部分集成电路，而通常集成电路的静电放电防护等级要求都在2kV等效电压以上。因此静电放电保护对于集成电路非常重要，当前几乎所有的集成电路都具有静电放电保护电路。随着CMOS工艺特征尺寸不断减小，越来越薄的栅氧化层和越来越浅的结深，给芯片带来更严峻的静电放电问题，静电放电设计的条件变得更加苛刻。

静电放电箝位电路是全芯片静电放电保护的一部分，RC触发、MOSFET作为箝位器件的静电放电箝位电路被广泛应用。其基本结构由检测电路、反相器和箝位器件组成，其中检测电路通常由RC网络组成，可以准确的检测静电放电，箝位器件通常为一个具有很大尺寸的金属氧化物半导体场效应晶体管MOSFET。一般芯片的正常上电时间在100微秒以上，而一般的静电放电上电时间在10纳秒以下，所以需要把RC网络的时常数设置在10纳秒和100微秒之间，来区分静电放电和芯片正常上电。为了完全泄放静电放电电荷，一般需要箝位器件开启1微秒左右，所以经常把RC网络的时常数设置在1微秒。由于MOSFET电容的单位面积电容值较大，所以静电放电箝位电路中常采用MOSFET电容。随着微电子技术的不断发展，在纳米级CMOS工艺中，由于MOSFET的栅氧化层的进一步变薄，栅极电流的直接隧穿效应变得非常明显，MOSFET电容的静态漏电显著增大，时常数为1微秒的RC网络所产生的静态漏电通常可达几百纳安甚至微安级，使得静态漏电成为静电放电箝位电路的主要问题之一。

图1所示为现有技术的RC触发、MOSFET作为箝位器件的静电放电箝位电路。其中两个MOSFET电容C1和C2经过串联代替传统的电容，PMOS管Mp1代替传统的电阻，NMOS管Mn2是箝位器件。两个电容C1和C2串联是为了减小单个电容上的电压降，从而减小RC网络的静态电流。但是，这种简单的通过两个电容串联替代原有的一个电容改善静态漏电的效果并不明显，依然会出现RC网络的静态漏电大的问题。

发明内容

本发明的目的在于针对上述已有技术的不足，提出一种90纳米CMOS工艺下带偏置电路的静电放电箝位电路，通过减小电路中RC网络的静态漏电，解决整个静电放电箝位电路的静态漏电问题。

实现本发明目的技术思路是：增大静电放电箝位电路中的RC网络的等效电阻，以减小对电容面积的需求，从而减小RC网络的静态漏电。整个静电放电箝位电路包括：

RC网络，由第一电容C1、第二电容C2和第三PMOS管Mp3连接组成，用于检测静电放电，并输出检测电压CLK；

反相器，由第四PMOS管Mp4与第一NMOS管Mn1连接组成，用于加强检测电压CLK，并给箝位器件输入栅极驱动电压Vg；

箝位器件，用于在静电放电时开启，以泄放静电放电电荷；

其特征在于，RC网络的输入端设有偏置电路，用于给RC网络提供偏置电压Vb，提高RC网络中第三PMOS管Mp3的等效电阻，以减小对电容面积的需求，从而减小RC网络的漏电；

所述偏置电路，包括第一PMOS管Mp1和第二PMOS管Mp2，该第一PMOS管Mp1，其漏极连接到地电压VSS，其栅极与漏极连接，并连接到第二PMOS管Mp2的漏极；该第二PMOS管Mp2，其源极连接到电源电压VDD，其栅极与源极连接，并连接到第一PMOS管Mp1的源极，并给RC网络输入偏置电压Vb；

上述90纳米CMOS工艺下带偏置电路的静电放电箝位电路，其特征在于RC网络中第一电容C1与第二电容C2串联连接，且第一电容C1的另一端连接到地电压VSS，第二电容C2的另一端连接到第三PMOS管Mp3的漏极；第三PMOS管Mp3作为电阻使用，其源极连接到电源电压VDD，其栅极连接到偏置电压Vb，其漏极连接到第二电容C2的一端，并给反相器输如检测电压CLK；