[发明专利]基于数字移相提高延时精度的方法

权利要求书

1.一种基于数字移相提高延时精度的方法，其特征在于，该方法使用现场可编程门阵列FPGA产生两路逻辑门电路TTL信号分别作为距离选通成像中脉冲激光器的触发信号和选通门的触发信号，其中选通门的触发信号相对于脉冲激光器的触发信号有一定的延时，利用数字移相后的时钟信号可使其延时精度小于FPGA全局时钟周期。

2.根据权利要求1所述的基于数字移相提高延时精度的方法，其特征在于，两路具有一定相对延时的TTL信号在一个FPGA芯片内完成。

3.根据权利要求1所述的基于数字移相提高延时精度的方法，其特征在于，高精度的延时在两路TTL信号输出的时候已经具有，并不需要再经过其他的器件进行精确延时，即可实时配置精确延时。

4.根据权利要求1所述的基于数字移相提高延时精度的方法，其特征在于，首先使用FPGA内部的时钟管理模块DCM对源时钟信号进行倍频得到全局时钟，再经DCM移相得到相差相位一定的多路时钟信号，同时分别驱动相同的延时计数器模块，产生多路具有一定相对延时的信号分别作为相同脉宽发生器的触发信号，经脉宽发生器产生多组具有一定相对延时和一定脉宽的两路TTL信号，由选择器选择输出所需相对延时的一组TTL信号，作为最终触发脉冲激光器和选通门的TTL信号。

5.根据权利要求4所述的基于数字移相提高延时精度的方法，其特征在于，整个FPGA芯片仍以全局时钟频率工作，但是两路TTL信号之间的相对延时精度可以小于全局时钟周期，有效地避免了FPGA全局时钟频率过高带来的一系列问题并且等效地提高了延时精度。

6.根据权利要求4所述的基于数字移相提高延时精度的方法，其特征在于，选通门触发信号相对于脉冲激光器触发信号延时分两部分组成：全局时钟周期整数倍部分和小于全局时钟周期部分，其中，全局时钟周期整数倍部分由移相后的时钟信号经延时计数器模块实现，小于全局时钟周期部分由选择器模块选择经移相后的延时触发信号经脉宽发生器模块产生。

7.根据权利要求6所述的基于数字移相提高延时精度的方法，其特征在于，小于全局时钟周期部分的延时，利用FPGA内部DCM模块对全局时钟信号进行相等时间的延时，产生相对相位后移相等的n路时钟信号，即用T表示全局时钟信号周期，全局时钟信号为f₀(t)＝f(t)，则移相后的时钟信号为i＝0，1，2，...，n-1，每一路时钟信号相对于前一路时钟信号的相位后移

8.根据权利要求7所述的基于数字移相提高延时精度的方法，其特征在于，等效延时精度A取决于系统时钟经倍频后的时钟周期T和移相后产生的时钟数目n，即延时精度是使用未移相模块时的

9.根据权利要求7所述的基于数字移相提高延时精度的方法，其特征在于，用于触发选通门和触发脉冲激光器的两路TTL信号的相对延时可控、延时精度可调，即n可以自由设置，因此等效延时精度A是可以自由设置的。

10.根据权利要求4所述的基于数字移相提高延时精度的方法，其特征在于，延时精度A并不是可以无限小，而是要受到所使用的FPGA器件极限频率的限制。