[发明专利]用于半导体封装结构的基板及其制造方法

说明书

技术领域

本发明关于一种封装基板及其制造方法，详言之，关于一种具有柱体的封装基板及其制造方法。

背景技术

已知封装基板具有数个柱体以连接一半导体晶粒的焊料凸块（Solder Bump）。在经过回焊（Reflow）工艺后，该晶粒及该等柱体间会形成数个焊料结合点（Solder Joints），使得该晶粒接合（Bonded）至该等柱体，且确保彼此间的电性连接。该等柱体通常利用电镀方式形成。然而，电镀槽（Plating Bath）中不可预测且多变的电镀参数经常会导致过度电镀（Over-Plating）或电镀不足（Under-Plating），如此接着，会导致电镀后的柱体的顶面不共平面。此共平面问题对封装后的焊料结合的可靠度有负面影响。细线路（Fine-Pitch）的焊料凸块、晶圆级封装（Wafer Level Packaging,WLP）及大尺寸基板对此问题特别敏感。此共平面问题主要导因于电流密度不均匀分布，其在微尺寸（Micro-scale）图案时特别严重。此电流密度不均匀分布并非由导因于单一因素，而是多种因素，例如：电镀槽的设计、化学添加物、电流密度的强度、所使用的电流种类、阳极和阴极的距离、搅拌方式、化学反应物浓度的维持、预清洗溶液、图案的结构、配置及体积、高宽高比（High Aspect Ratio）等等。目前的制造方法很难将该等柱体高度的偏差（Deviation）控制在5μm的范围内。

发明内容

本发明的一实施例关于一种封装基板，其包括一介电层、一电路层，位于介电层上或介电层内，及数个柱体，位于电路层上。每一柱体具有一顶面，用以形成外部电性连接，且柱体的顶面彼此大致上共平面。

本发明的另一实施例关于一种半导体封装结构，其包括一介电层、一电路层，位于介电层上或介电层内，及数个柱体，位于电路层上。每一柱体的顶端与介电层的上表面间的距离定义为一高度，且每一柱体所对应的高度的值大致上相等。

本发明的另一实施例关于一种封装基板的制造方法，其包括以下步骤：提供一具有一电路层的介电层，电路层位于介电层上或介电层内；形成一光阻图案邻近于电路层，其中光阻图案具有数个开口；形成数个柱体于光阻图案的开口中，其中柱体电性连接至电路层；平坦化柱体，使得每一柱体具有一顶面，且柱体的顶面彼此大致上共平面；及移除该光阻图案。

附图说明

图1显示本发明封装基板的一实施例的示意图。

图2至9显示本发明封装基板的制造方法的一实施例的示意图。

图10显示本发明半导体封装结构的一实施例的示意图。

图11显示本发明半导体封装结构的另一实施例的示意图。

图12至13显示本发明封装基板的制造方法的另一实施例的示意图。

图14显示本发明半导体封装结构的另一实施例的示意图。

图15显示本发明封装基板的制造方法的另一实施例的示意图。

图16显示本发明半导体封装结构的另一实施例的示意图。

图17显示本发明封装基板的另一实施例的示意图。

图18显示本发明封装基板的制造方法的另一实施例的示意图。

图19显示本发明封装基板的另一实施例的示意图。

图20显示本发明封装基板的另一实施例的示意图。

图21显示本发明封装基板的制造方法的另一实施例的示意图。

图22显示本发明封装基板的另一实施例的示意图。

图23显示本发明半导体封装结构的另一实施例的示意图。

图24至25显示本发明封装基板的制造方法的另一实施例的示意图。

图26显示本发明半导体封装结构的另一实施例的示意图。

图27显示本发明半导体封装结构的另一实施例的示意图。

图28显示本发明封装基板的制造方法的另一实施例的示意图。

图29显示本发明半导体封装结构的另一实施例的示意图。

图30显示本发明封装基板的另一实施例的示意图。

图31显示本发明封装基板的制造方法的另一实施例的示意图。

图32显示本发明封装基板的另一实施例的示意图。

图33至38显示本发明封装基板的制造方法的另一实施例的示意图。

具体实施方式