[发明专利]保证最小周期的随机比特流生成器

权利要求书

1.一种用于生成随机比特流的随机比特流生成器，所述随机比特流生成器包括：

被配置为存储所述随机比特流生成器的当前内部状态的内部状态存储器；

被配置为提供周期比特序列的周期比特序列生成器；

输出函数，被配置为接收所述周期比特序列的比特序列部分和所述当前内部状态的第一内部状态部分，并基于所述比特序列部分和所述第一内部状态部分的布尔组合来确定所述随机比特流的新输出比特；

反馈装置，被配置为通过执行涉及所述新输出比特和所述当前内部状态的第二内部状态部分的布尔组合将所述新输出比特反馈到所述内部状态存储器以确定所述随机比特生成器的下一内部状态。

2.根据权利要求1所述的随机比特流生成器，其中，所述内部状态存储器包括多个反馈移位寄存器，并且其中，所述反馈装置包括与所述多个反馈移位寄存器相对应并被配置为将反馈比特提供给所述多个反馈移位寄存器的多个相应输入比特的多个布尔函数，所述多个布尔函数中的至少一个被配置为接收并使用用于确定所述相应反馈比特的新输出比特。

3.根据权利要求2所述的随机比特流生成器，其中，所述周期比特序列生成器包括反馈移位寄存器。

4.根据权利要求2所述的随机比特流生成器，其中，所述多个反馈移位寄存器具有至少两个不同的长度。

5.根据权利要求2所述的随机比特流生成器，其中，所述多个反馈移位寄存器中的至少一个为非线性反馈移位寄存器。

6.根据权利要求1所述的随机比特流生成器，其中，所述周期比特序列生成器为最大长度序列生成器，使得所述周期比特序列为最大长度序列。

7.根据权利要求1所述的随机比特流生成器，其中，所述周期比特序列生成器为所述内部状态存储器的一部分，其中，所述周期比特序列生成器的输入与由所述输出函数提供的所述新输出比特无关。

8.根据权利要求7所述的随机比特流生成器，其中，所述内部状态存储器包括被配置为存储所述当前内部状态的多个反馈移位寄存器，其中，所述多个反馈移位寄存器中的至少一个被提供为用于所述周期比特序列生成器，并且其中，所述反馈装置的输出端连接至所述多个反馈移位寄存器中除被提供为用于所述周期比特序列生成器的所述至少一个反馈移位寄存器之外的反馈函数的输入端。

9.根据权利要求1所述的随机比特流生成器，还包括被配置为将限定所述随机比特流生成器的初始内部状态的种子信息加载到所述内部状态存储器中的种子信息加载器。

10.根据权利要求1所述的随机比特流生成器，其中，所述随机比特流生成器为流加密生成器。

11.一种用于生成随机比特流的随机比特流生成器，所述随机比特流生成器包括：

多个反馈移位寄存器，每个反馈移位寄存器均包括输入比特、输出比特以及使所述反馈移位寄存器的比特的一部分与所述输入比特相关的反馈函数，使得所述多个反馈移位寄存器提供多个输入比特、多个输出比特以及多个反馈函数；

输出函数，被配置为从所述多个输出比特接收多个输出比特值，并基于所述多个输出比特值确定新比特流值；以及

反馈装置，被配置为将所述新比特流值作为额外输入提供给所述多个反馈移位寄存器中的至少一个的反馈函数，但不提供给所述多个反馈移位寄存器中的至少一个另外的反馈移位寄存器的反馈函数。

12.根据权利要求11所述的随机比特流生成器，其中，所述多个反馈移位寄存器中的所述至少一个另外的反馈移位寄存器为具有特定周期的最大长度反馈移位寄存器，以使得所述随机比特流的流周期等于或大于所述特定周期。

13.根据权利要求11所述的随机比特流生成器，其中，所述多个反馈移位寄存器具有至少两个不同的寄存器长度。

14.根据权利要求11所述的随机比特流生成器，其中，所述至少一个另外的反馈寄存器被配置为确保所述随机比特流的最小周期。

15.根据权利要求11所述的随机比特流生成器，还包括被配置为将限定所述多个反馈移位寄存器的初始内部状态的种子信息加载到所述多个反馈移位寄存器中的种子信息加载器。

16.根据权利要求11所述的随机比特流生成器，其中，所述多个反馈移位寄存器中的至少一个为非线性反馈移位寄存器。