[发明专利]多相位时钟发生电路

说明书

相关申请的交叉引用

本申请要求2012年11月29日提交的申请号为10-2012-0137370的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及半导体技术领域，更具体而言，涉及一种多相位时钟发生电路。

背景技术

近年来，为了实现半导体存储器件的高速操作，使用输入/输出数据的具有多个相位的多个内部时钟。例如，相比于根据一个外部时钟来输入/输出数据而言，提出了如下一种方法：产生相互之间具有90°相位差的四个内部时钟并将它们用于数据输入/输出，以实现高速操作。

多相位内部时钟可以利用多个D触发器来产生。为了产生相位分别为0°和90°的两个内部时钟，需要两个D触发器和反相器，为了产生相位分别为180°和270°的两个内部时钟，单独地需要两个D触发器和反相器。然而，对于利用D触发器所产生的内部时钟而言，由于经由D触发器和反相器所传播的内部时间延迟的缘故，不能充分地保证半导体存储器件的高速操作所需的余量。因此，由于不能在正确的时间输入/输出数据，不能产生半导体存储器件的正常操作。

发明内容

本发明的实施例涉及一种多相位时钟发生电路，所述多相位时钟发生电路产生用于高速操作的具有多个相位的内部时钟。

在本发明的一个实施例中，一种多相位时钟发生电路包括：第一时钟缓冲器单元，所述第一时钟缓冲器单元被配置为响应于外部时钟而反相和缓冲第一内部时钟和第二内部时钟，以及产生第三内部时钟和第四内部时钟；以及第二时钟缓冲器单元，所述第二时钟缓冲器单元被配置为响应于所述外部时钟而反相和缓冲所述第三内部时钟和所述第四内部时钟，以及产生所述第一内部时钟和所述第二内部时钟。

在另一个实施例中，一种多相位时钟发生电路包括：第一缓冲器，所述第一缓冲器被配置为与外部时钟的第一边沿同步地反相和缓冲第一内部时钟，以及产生第四内部时钟；第二缓冲器，所述第二缓冲器被配置为与所述外部时钟的第二边沿同步地反相和缓冲所述第四内部时钟，以及产生第二内部时钟；第三缓冲器，所述第三缓冲器被配置为与所述外部时钟的所述第一边沿同步地反相和缓冲所述第二内部时钟，以及产生第三内部时钟；以及第四缓冲器，所述第四缓冲器被配置为与所述外部时钟的所述第二边沿同步地反相和缓冲所述第三内部时钟，以及产生所述第一内部时钟。

根据本发明，具有多个相位的多个内部时钟可以与外部时钟的边沿同步地具有相互大体相同的周期，由此保证半导体存储器件的高速操作所需的充足余量。

附图说明

从下文结合附图的详细描述中将更清楚地理解上述和其它方面、特点和其它优点，在附图中：

图1是说明根据本发明的一个实施例的多相位时钟发生电路的配置的框图；

图2是根据本发明的一个实施例的在图1中示出的多相位时钟发生电路中所包括的第一时钟缓冲器单元的电路图。

图3是根据本发明的一个实施例的在图1中示出的多相位时钟发生电路中所包括的第二时钟缓冲器单元的电路图；

图4是用于解释图1至图3所示的多相位时钟发生电路的操作的时序图；以及

图5是根据本发明的另一个实施例的多相位时钟发生电路的配置的电路图。

具体实施方式

在下文中，将结合附图描述本发明的实施例。然而，实施例仅出于说明的目的，并非意在限制本发明的范围。

如图1所示，根据本发明的一个实施例的多相位时钟发生电路可以包括第一时钟缓冲器单元1和第二时钟缓冲器单元2。第一时钟缓冲器单元1可以被配置为响应于外部时钟CLK和反相外部时钟CLKB来缓冲第一内部时钟ICLKRA和第二内部时钟ICLKRB，以及产生第三内部时钟ICLKFA和第四内部时钟ICLKFB。第二时钟缓冲器单元2可以被配置为响应于外部时钟CLK和反相外部时钟CLKB来缓冲第三内部时钟ICLKFA和第四内部时钟ICLKFB，以及产生第一内部时钟ICLKRA和第二内部时钟ICLKRB。

第一时钟缓冲器单元1可以被配置为与外部时钟CLK的下降沿（对应于反相外部时钟CLKB的上升沿）同步地反相和缓冲第一内部时钟ICLKRA，以及产生第四内部时钟ICLKFB。此外，第一时钟缓冲器单元1可以被配置为与外部时钟CLK的下降沿（对应于反相外部时钟CLKB的上升沿）同步地反相和缓冲第二内部时钟ICLKRB，以及产生第三内部时钟ICLKFA。