[发明专利]绝缘体上硅CMOS技术的单粒子瞬变和翻转缓解

说明书

发明背景

本公开的实施方式总体上涉及容错超大规模集成电路（VLSI）设计。更具体地，本公开的实施方式涉及单粒子瞬变（single event transients）和单粒子翻转（single event upsets）的容错超大规模集成电路（VLSI）设计。

范艾伦带（Van Allen belt）中获取的辐射粒子如宇宙射线和质子以及来自太阳粒子事件的粒子可导致集成电路（IC）的错误。通常由辐射引起的两种常见错误类型是单粒子翻转（SEU）和单粒子瞬变（SET）。SEU通常包括存储电路上辐射粒子的电磁效应引起的翻转。存储电路可包括，例如，静态随机存取存储器（SRAM）位单元、动态随机存取存储器（DRAM）位单元、寄存器位、触发或其他存储电路。SET通常包括组合逻辑门中辐射粒子撞击引起的电压瞬变。组合逻辑门中的SET电压瞬变可由存储电路锁存，从而导致SEU。

SEU可导致IC错误的输出或错误的运行。半导体制造商通常开发特征尺寸逐渐减小的新型平版印刷工艺以提高电性能，减少IC面积和降低功率消耗。但是，采用先进的小半导体工艺制造的IC由于IC中节点电容降低和工作电压降低而对SET和SEU更加敏感。绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）技术半导体工艺通常相对于体硅CMOS技术半导体工艺提供性能、面积和功率优势。

发明概述

提供缓解绝缘体上硅（SOI）互补金属氧化物半导体（CMOS）集成电路中辐射引起的单粒子效应（SEE）的电路和方法。由主逻辑门响应输入，生成主逻辑输出。如果不存在SEE，由冗余逻辑门响应输入，生成冗余逻辑输出，该冗余逻辑门复制主逻辑输出。由交错C门生成交错C门输出，该交错C门输出在主逻辑输出和冗余逻辑输出匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变其输出。

以这种方式，本公开的实施方式为SOI CMOS技术提供SET和SEU缓解技术。逻辑单元，如静态逻辑门、动态逻辑门、静态触发、极快速动态触发和异步逻辑门，被复制并与C门交错。复制逻辑单元输出供给C门输入。C门不经过逻辑门中的SET或SEU。逻辑单元和C门晶体管是交错的，以避免会使冗余度失效的多节点辐射事件。

在实施方式中，缓解绝缘体上硅（SOI）互补金属氧化物半导体（CMOS）集成电路中辐射引起的单粒子效应（SEE）的方法响应输入由主逻辑门生成主逻辑输出。如果不存在SEE，方法进一步由冗余逻辑门响应输入，生成冗余逻辑输出，该冗余逻辑门复制主逻辑输出。方法进一步由交错C门输出交错C门输出，该交错C门输出在主逻辑输出和冗余逻辑输出匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变其输出。

在另一实施方式中，形成缓解辐射引起的单粒子效应（SEE）的绝缘体上硅（SOI）互补金属氧化物半导体（CMOS）集成电路的方法提供主逻辑门，其包括主逻辑输出，主逻辑门响应输入，输出主逻辑输出。方法进一步复制主逻辑门，以提供冗余逻辑门，该冗余逻辑门包括冗余逻辑输出，如果不存在SEE，冗余逻辑门响应输入，输出冗余逻辑输出，其为主逻辑输出的复制。方法进一步将交错C门耦合于主逻辑输出和冗余逻辑输出，交错C门可操作以通过输出交错C门输出充当表决器（voter），该交错C门输出在主逻辑输出和冗余逻辑输出匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变其输出。

在进一步的实施方式中，缓解辐射引起的单粒子效应（SEE）的绝缘体上硅（SOI）互补金属氧化物半导体（CMOS）集成电路包括主逻辑门、冗余逻辑门和交错C门。主逻辑门包括主逻辑输出，主逻辑门响应输入，输出主逻辑输出。冗余逻辑门复制主逻辑门并包括冗余逻辑输出，如果不存在SEE，冗余逻辑门响应输入，输出冗余逻辑输出，其为主逻辑输出的复制。交错C门耦合于主逻辑输出和冗余逻辑输出，交错C门可操作以通过输出交错C门输出充当表决器，该交错C门输出在主逻辑输出和冗余逻辑输出匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变其输出。

本概述的提供是为以简化形式介绍构思选择，该构思选择在下文详述中得到进一步描述。本概述不意图确定请求保护主题的关键特征或必要特征，也不意图用以确定请求保护主题的范围。

附图简述

通过参考详述和权利要求在结合下列附图考虑时可得到对本公开的实施方式更充分的理解，其中贯穿附图相同的参考编号表示相似的元件。附图的提供是为了有助于对本公开的理解，而非限制本公开的宽度、范围、规模或应用性。附图不一定按比例制作。