[发明专利]硅基高迁移率Ⅲ-V/Ge沟道的CMOS制备方法

说明书

技术领域

本发明涉及微电子领域，将超高真空化学气相沉积与MOCVD结合，并且利用高深宽比限制技术，实现硅基高迁移率III-V/Ge沟道材料同时集成，应用于硅基III-V/Ge沟道CMOS器件中。 

背景技术

特征尺寸下降到22nm节点，以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来实现提高芯片的工作速度、增加集成度以及降低成本的目的，出现了困难。纳米加工工艺成本的增加，短沟道效应降低了栅控能力，以及硅材料本身迁移率的限制等因素否定了继续缩小器件特征尺寸的可能性。因此，各种可能的方案不断产生，Intel于2012年4月在中国推出的第三代Ivy Bridge处理器为采用了3D三栅Fin-FET的22nm制程工艺。而通过采用III-V/Ge高迁移率沟道是另一种解决方案。 

III-V族化合物半导体的电子迁移率远大于硅(GaAs、InAs材料的电子迁移率分别可达到9000cm²V^-1·s^-1、40000cm²V^-1·s^-1，而硅的只有1300cm²V^-1·s^-1)，它们在低场和高场下都具有优异的电子输运性能，是超高速、低功耗nMOS的理想沟道材料；同时锗的空穴迁移率(1800cm²V^-1·s^-1)也大于硅(500cm²V^-1·s^-1)。为了应对集成电路技术所面临的严峻挑战，采用与硅工艺兼容的高迁移率III-V族半导体材料以及锗材料代替应变硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作研究已成为近期全球微电子领域的前沿和热点。 

在Si衬底上外延高质量的III-V族半导体材料以及锗材料是制备大面积低成本Si基高迁移率CMOS器件的前提。硅基锗材料的外延和器件的研 究一直是微电子和光电子的一个重点，采用超高真空化学气相外延(UHVCVD)可以获得高质量平整表面的锗层。另一方面，GaAs是研究较为成熟的III-V族半导体材料，但是进行硅基GaAs的外延时会遇到很多问题。Si和GaAs的晶格失配较大(4.1％)，热失配较大(Si和GaAs的热膨胀系数分别为2.59×10^-6K^-1，5.75×10^-6K^-1)，因此在异质外延时会产生大量的位错。同时，由于极性材料在非极性衬底上外延以及衬底台阶的存在，外延层中会产生大量的反相畴(Anti-phase domain，APD)，反相畴边界(Anti-phase boundary，APB)是载流子的散射和复合中心，同时在禁带引入缺陷能级。这些位错和反相畴边界会一直延伸到外延层的表面，严重影响了外延层的质量。国际上Si基III-V族半导体材料的生长一般通过锗层来过渡，然后以MOCVD控制GaAs层的生长来实现高质量的III-V族层。 

但是将锗材料和III-V化合物半导体材料集成在同一个硅衬底上并且实现CMOS功能的工艺方案并未实现。目前，唯一接近目标的是将InGaAs沟道通过键合到锗衬底上实现了同时集成nMOSFET和pMOSFET的原型锗基CMOS器件(M.Yokoyama et al，Appl.Phys.Express5，076501，2012)。解决III-V族N型沟道和锗P型沟道的另外一个方案是采用硅基选区外延的办法，但是选区外延获得的III-V或者锗材料的质量均不理想(尺寸微米级别)，该方案实现的可能性有待考察；同时极小尺寸选区外延通过高的深宽比限制(aspect ratio trapping，ART)近年来获得很大的关注(J.S.Park et al，Appl.Phys.Lett.90，052113，2007)，在SiO2沟槽中，外延材料是沿着{311}和{111}晶族组成的晶面(平行于沟槽的方向)进行生长的，Si-Ge界面处的失配位错等缺陷一般是顺沿着外延层的生长方向延伸的。这样，当这些失配位错遇到SiO2壁时就受到阻挡，不能延伸到顶层。但是通过该方案获得硅基高迁移率N、P沟道的集成尚未实现。