[发明专利]同步采样时钟发生电路、发生方法及电能质量分析仪

权利要求书

1.一种用于电能质量分析仪的同步采样时钟发生电路，其特征在于，包括级联的可编程逻辑单元和模拟锁相环单元；其中，所述可编程逻辑单元用来对输入的参考时钟进行第一级倍频，所述模拟锁相环单元用来对所述可编程逻辑单元的输出做第二级倍频，二者级联起来实现对输入的参考时钟的预定倍频。

2.根据权利要求1所述的同步采样时钟发生电路，其特征在于，所述可编程逻辑单元包括：

测频计数器，用于采用输入的参考时钟对可编程逻辑单元的主频进行计数；

可预置数计数器，所述测频计数器输出的测频值输入所述可预置数计数器作为匹配值，所述可预置数计数器采用所述匹配值对可编程逻辑单元的主频进行计数，并输出第一级倍频后的时钟信号。

3.根据权利要求2所述的同步采样时钟发生电路，其特征在于，

所述模拟锁相环单元包括鉴相器、环路滤波器以及压控振荡器，其中，

所述鉴相器用于将所述第一级倍频后的时钟信号与所述压控振荡器输出的信号进行比较，并向所述环路滤波器输出代表二者差异的鉴相信号，所述环路滤波器将所述鉴相信号中的高频成分滤除，并将信号输入所述压控振荡器，所述压控振荡器输出第二级倍频后的输出时钟；

其中，所述同步采样时钟发生电路还包括第一分频器，用于将所述输出时钟分频后反馈至所述鉴相器的输入端。

4.根据权利要求3所述的同步采样时钟发生电路，其特征在于，所述可编程逻辑单元进一步包括第二分频器、数字鉴相器和数字环路滤波器，其中：

所述第二分频器用于将所述第一分频器的输出信号二次分频后反馈至所述数字鉴相器的输入端；

所述数字鉴相器用于将所述二次分频后的信号与所述参考时钟进行比较，并向所述数字环路滤波器输出代表二者差异的鉴相信号；

所述数字环路滤波器将所述鉴相信号中的高频成分滤除，并输出脉冲调整信号至所述可预置数计数器，以调整所述可预置数计数器的匹配值。

5.根据权利要求1-4中任一项所述的同步采样时钟发生电路，其特征在于，所述可编程逻辑单元为FPGA或CPLD；所述第一级倍频为16倍倍频，所述第二级倍频为256倍倍频，所述预定倍频为4096倍倍频。

6.根据权利要求5所述的同步采样时钟发生电路，其特征在于，

所述第一分频器设置于所述模拟锁相环单元内，所述模拟锁相环单元使用集成鉴相器和压控振荡器的锁相环芯片组建而成；或者

所述第一分频器设置于所述模拟锁相环单元内，所述模拟锁相环单元使用单独的鉴相器和压控振荡器芯片组建而成；或者

所述第一分频器集成于述可编程逻辑单元之中。

7.一种电能质量分析仪，其特征在于，包括根据权利要求1-6中任一项所述的同步采样时钟发生电路。

8.一种同步采样时钟发生方法，包括步骤：

采用可编程逻辑单元对输入的参考时钟进行第一级倍频；

采用模拟锁相环单元对所述可编程逻辑单元的输出做第二级倍频，进而实现对输入的参考时钟的预定倍频。

9.根据权利要求8所述的同步采样时钟发生方法，其特征在于，

所述采用可编程逻辑单元对输入的参考时钟进行第一级倍频的步骤，具体包括：

测频计数器采用输入的参考时钟对可编程逻辑单元的主频进行计数，得到测频值；

将所述测频值输入可预置数计数器作为匹配值，所述可预置数计数器采用所述匹配值对可编程逻辑单元的主频进行计数，并输出第一级倍频后的时钟信号；

所述采用模拟锁相环单元对所述可编程逻辑单元的输出做第二级倍频的步骤，具体包括：

鉴相器将所述第一级倍频后的时钟信号与经由第一分频器反馈的压控振荡器的输出信号进行比较，并向环路滤波器输出代表二者差异的鉴相信号，所述环路滤波器将所述鉴相信号中的高频成分滤除，并将信号输入压控振荡器，所述压控振荡器输出第二级倍频后的输出时钟。

10.根据权利要求9所述的同步采样时钟发生方法，其特征在于，所述方法进一步包括步骤：

第二分频器将所述第一分频器的输出信号二次分频后反馈至数字鉴相器的输入端；

所述数字鉴相器将所述二次分频后的信号与所述参考时钟进行比较，并向数字环路滤波器输出代表二者差异的鉴相信号；

所述数字环路滤波器将所述鉴相信号中的高频成分滤除，并输出脉冲调整信号至所述可预置数计数器，以调整所述可预置数计数器的匹配值。