[发明专利]同步采样时钟发生电路、发生方法及电能质量分析仪

说明书

技术领域

本发明实施例涉及电能质量分析技术领域，具体涉及一种电能质量分析仪及其同步采样时钟发生电路和发生方法。

背景技术

供电系统的电网照亮了整个世界，各个国家和地区都建设有庞大、复杂的电网。为保障电网的正常、稳定运行，必须对电网中的电能质量情况进行实时监测，从而提出了电能质量分析的需求。电能质量是指电网中电能信号的优劣程度，理想的电能信号是标准正弦波，实际电能信号的幅值、频率、波形畸变等主要指标偏离标准正弦波的程度即电能质量。IEC(国际电工委员会)以电压偏差、频率偏差、谐波(波形畸变)、电压波动与闪变等指标规定电能质量分析的具体内容。

电能质量分析中傅里叶变换及其快速算法(FFT)是主要分析工具。根据傅里叶变换的定义，它针对的是无限长时间信号。实际的测量仪器不可能对无限长时间的信号进行测量和运算，只能分析有限长时间的数据，相当于通过一个时间窗口截取信号的有限长时间片段。实际应用中，需要通过对时间窗截断的数据片段做周期延拓，得到虚拟的无限长时间信号，然后才能应用傅里叶变换进行分析。问题在于，周期延拓后的信号与原信号并一定相同，可能出现截断误差：当截断数据经周期延拓后的信号波形不连续时，应用傅里叶变换进行分析将出现频谱泄露，从而导致分析结果出现误差。

解决截断误差的方法之一是采用加窗函数修正，不同的窗函数有不同的结果，不能保证仪器的一致性，在IEC61000-4系列标准中规定了不使用加窗函数的方法。另一种方法是进行整周期截断：若时间窗中截断的数据刚好包含整数个周期，对该数据进行周期延拓之后的信号将与原信号一致，不存在截断误差。

整周期截断需要通过同步采样来保证，即：采样时钟的频率同步跟踪输入信号频率变化，并且保持采样频率总是输入信号频率的固定整数倍。例如，一个正弦波的频率是50Hz，采样时钟的频率就设定到25.6KHz，每个正弦周期有512个采样点。每次取5120个点的数据，其中正好包含了10个整周期。

同步采样的实现方法以模拟锁相环电路实现和数字锁相环实现两种方式为主。

模拟锁相环电路实现同步采样是被广泛应用的传统方式。锁相环(PLL：Phase-locked loops)是一种利用反馈控制原理实现的频率和相位同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出时钟的频率，直到两者重新同步。如图1所示，一个锁相环电路100通常由鉴相器102、环路滤波器104、压控振荡器(Voltage-Controlled Oscillator，VCO)106、反馈回路(通常由一个分频器108来实现)组成。其中鉴相器102对输入的参考时钟和反馈回路的信号进行频率和相位的比较，输出一个代表两者差异的信号至环路滤波器104；环路滤波器104将输入信号中的高频成分滤除，送至压控振荡器106；压控振荡器106输出一个周期的时钟信号，其频率由输入电压所控制；反馈回路将压控振荡器106输出的时钟信号送回至鉴相器102。通常压控振荡器106输出的时钟信号频率远大于参考时钟的频率，在反馈环路中通常使用分频器108分频N倍后再送至鉴相器102，压控振荡器106输出的时钟信号频率也就是输入参考时钟的N倍，利用压控振荡器106的输出时钟作为采样时钟就实现了N倍频的同步采样。

锁相环电路中的压控振荡器具有优良线性度，因此能实现精确的同步采样，但是它不能实现高倍频数：随着倍频数的升高，输出时钟相位抖动增大，电路的响应速度变慢。

例如1024倍时，分频器的分频比达到1024倍，导致环路增益较低，从而自然角频率较低，阻尼因子也较小，以至会产生很大的过冲。模拟锁相环因此表现为输出时钟存在较大相位抖动，同步范围很窄，并且跟随锁定速度慢，需要10个以上周波才能完全锁定，严重限制了同步采样时钟的精度和同步时的动态跟踪性能。

数字锁相环(DPLL)实现同步采样方法是用数字门电路取代模拟锁相环中的环路滤波器、VCO，该方式在FPGA内就可以实现，并且便于灵活修改。

它的局限在于，实现同步采样的原理与模拟锁相环是一致的，在实现高倍频数时，同样存在输出时钟相位抖动大、同步范围窄、跟随锁定速度慢问题。另外数字锁相环的主时钟频率fc必须足够高才能削弱由数字受控振荡器引入的相位抖动。

发明内容

有鉴于此，有必要提供一种可以同时实现高倍频数和快速跟踪性能的同步采样时钟发生电路。