[发明专利]一种高密度混合叠层封装结构及其制作方法

说明书

技术领域

本发明涉及微电子封装和计算处理与储存控制器制作领域，特别是涉及一种高密度混合叠层封装结构及其制造方法。 

背景技术

    随着航天电子产品向小型化、高性能、高可靠等方向发展，迫切要求对系统进行集成，例如系统级封装（SiP）、封装上封装（PoP）、封装内封装（PiP）等封装形式产品。一般来说，在产品外形尺寸相同的前提下，使产品具备更强度大的功能，需借助于芯片叠层封装技术。与单芯片封装技术相比，采用叠层技术，可以在计算处理与储存控制芯片上放置多个功能芯片，如数字、模拟、逻辑、射频芯片。目前以引线键合方式实现芯片叠层封装的互连方式的主要有两种：一种是金字塔型的叠层封装，即用大小不同的芯片，上层的芯片的面积要小于下层，这样下层芯片表面就有足够的面积和空间可以用来进行引线键合；另一种是悬梁式的叠层封装，即使用大小相同的芯片，通过在上下层芯片之间加入一层无功能的垫片材料以便于下层芯片的引线键合，垫片通常是一块面积比上下层芯片小的普通硅片。另外，同时采用引线键合和倒装芯片方式（WB+FC）的混合叠层封装常见的有一种，即下层芯片采用倒装芯片方式，上层芯片采用引线键合方式，上层芯片面积要小于或等于下层，叠层结构类似金字塔型或悬梁式的叠层封装结构。 

如在进行系统封装集成时，已有的典型芯片叠层结构（金字塔型或悬梁式）并不一定都可以实现，存在诸多问题。一方面是由于产品所用的芯片并非都是根据封装设计需要而定制，这就造成芯片间的外形尺寸差异很大，或焊盘的分布位置不理想，导致超过引线键合范围或引线互连密度过高而不能进行引线键合；另一方面在一些特殊情况下，如倒装芯片与引线互连方式芯片尺寸不匹配或需要采用下层芯片为引线方式，而上层芯片为倒装方式的混合结构形式，这种情况往往无法完成直接的高密度混合叠层互连。 

发明内容

   本发明提供了 一种高密度混合叠层封装结构，其包括： 

封装基板载体，

依次顺序堆叠在所述封装基板载体上的底层芯片、芯片插入层基板以及倒装芯片，

以及堆叠在所述倒装芯片上的至少一层顶层芯片；

其中所述芯片插入层基板表面通过薄膜布线与所述顶层芯片电连接。

较佳地，所述倒装芯片与芯片插入层基板通过焊料连接。 

较佳地，所述芯片插入层基板与所述底层芯片电连接，所述电连接的方式包括通孔方式、引线键合。 

较佳地，所述封装基板载体上部结构塑封在塑封填料中。 

本发明还提供了一种高密度混合叠层封装结构的制作方法，其包括以下步骤： 

在一衬底表面进行多层膜工艺制成金属导电层、绝缘介质层与电极焊区；

对经多层膜工艺处理后的所述衬底进行打孔和切割处理，在衬底表面形成多个凹槽结构；

对形成凹槽结构的所述衬底表面进行绝缘胶的点胶，将无源器件贴放到所述凹槽结构内，然后对该衬底依次进行烘烤、清洗操作，清洗结束后对无源器件与芯片插入层基板进行引线互连形成芯片插入层基板；

将倒装芯片贴装在所述芯片插入层上并对所述倒装芯片回流焊接处理，对所述倒装芯片的底部填入填充胶，对填充胶进行固化处理，完成固化处理后对该整体结构进行清洗完成倒装芯片的堆叠；

在所述倒装芯片上进行绝缘胶的点胶，将顶部芯片贴装在倒装芯片上，然后对该倒装芯片依次进行烘烤、清洗操作，对顶部芯片与芯片插入层基板进行引线互连处理，所述芯片插入层基板以及其上的堆叠结构形成一独立叠层结构；

在封装基板上进行绝缘胶的点胶，将底层芯片贴装在所述封装基板上，再对该组合结构依次进行烘烤、清洗操作，然后对所述底层芯片与封装基板进行引线互连处理形成底层独立结构；

在底层独立结构上进行绝缘胶的点胶，将独立叠层结构贴装在所述底层独立结构上，再对该组合结构进行烘烤、清洗操作，最后对该底层独立结构与独立叠层结构进行引线互连形成高密度混合叠层封装结构。

较佳地，在所述顶部芯片堆叠到所述顶部芯片之后，继续在所述顶部芯片上依次堆叠多个顶部芯片，所述各顶部芯片设置有SiC隔片，所述在顶部芯片上堆叠另一顶部芯片的过程为： 

在所述下端的顶部芯片上进行绝缘胶的点胶，将需要堆叠的顶部芯片贴装在下端的顶部芯片上，然后对该贴装顶部芯片结构依次进行烘烤、清洗操作，对所述需堆叠的顶部芯片与芯片插入层基板进行引线互连处理形成底层独立结构。

较佳地，所述衬底为SiC材质，所述衬底的厚度为120um。