[发明专利]半导体器件的单粒子闭锁预防技术

说明书

技术领域

本发明通常涉及单粒子闭锁，更具体的说，涉及一种预防半导体器件单粒子闭锁的技术。

背景技术

单粒子翻转(SEU)是一种由离子或电磁辐射撞击半导体器件中的敏感节点，例如微处理器、存储器、或功率晶体管中的节点引起的状态变化。一般来说,该状态变化是由在或接近逻辑单元(例如，存储位单元的节点)的敏感节点的电离产生的自由电荷引起的。由于高能粒子撞击，在半导体器件输出或操作中的错误通常被称为软错误翻转或SEU。

通常,SEU没有永久损害半导体器件的功能。相反,单粒子闭锁(SEL)、单粒子栅穿(SEGR)、和/或单粒子烧毁(SEB)可永久损害半导体器件。SEL可能,例如,归因于在半导体器件中形成硅控整流器(SCR)的寄生电路元件。在SEL期间,如果SEL感应电流不被限定和立即移除，SEL感应电流可破坏半导体器件的组件。通常，响应于所有非灾难性SEL事件，半导体器件的电源需要被移除,以恢复半导体器件的操作。

由于宇宙粒子与原子在大气层中碰撞，产生中子和质子流或雨,它们又可能与半导体器件的电路相互作用，可发生陆地的SEU。在次微米几何学上，SEU可不利地影响大气层中的半导体器件。在太空中,高能粒子作为自然背景的一部分存在。太阳粒子事件以及被困在地球磁气圈的高能质子也可导致SEU。由宇宙射线生成的二次大气层中子也可能达到能够在地球两极或高海拔的航班上的航空电子中产生SEL的能量级。集成电路(芯片)封装中的微量放射性元件也可能导致SEL。为了预防在空间应用中的闭锁，电子器件可能采用外延衬底、绝缘体上硅(SOI)、或蓝宝石上硅(SOS)技术以减少或消除SEL易敏感性,虽然增加了成本。

在利用互补金属氧化物半导体(CMOS)技术的半导体器件中,有很多由可用于CMOS技术中的源极/漏极区域、n型井、p型井、以及衬底的组合形成的寄生npn和pnp双极结晶体管(BJTs)。当被触发时，寄生BJT器件可能产生问题。例如,触发寄生BJT器件可能导致电源(VDD)和接地(VSS)线短路,其可能导致破坏相关的芯片或破坏只能由关闭电源解决的相关的电子系统故障。

附图说明

本发明的实施例通过举例的方式说明并且没有被附图所限定，在附图中类似的参考符号表示相同的元件。附图中的元件说明是为了简便以及清晰，不一定按比例绘制。

图1是互补金属氧化物半导体(CMOS)器件的相关部分的截面图,其示意性地描绘了可能导致CMOS器件的单粒子闭锁(SEL)的寄生可控硅整流器(SCR)的组件的位置。

图2是图1的寄生SCR的示意图。

图3是描述了由高能粒子撞击图2的寄生SCR引起的SEL的图。

图4是被采用以减少由图1的寄生SCR引起的SEL效应的常规限流器的示意图。

图5根据本发明的一方面，是包括被采用以减少由CMOS器件中的寄生SCR引起的SEL效应的常规限流器的寄生SCR的示意图。

图6根据本发明的另一方面，是包括被采用以减少由CMOS器件中的寄生SCR引起的SEL效应的常规限流器的寄生SCR的示意图。

图7是描绘了由高能粒子撞击图4和图5的寄生SCR引起的SEL的模拟图。

图8是包括根据图6构造的限流器的寄生SCR的示意图，其中带有被采用以模拟SEL的附加电路。

图9是描绘了当附加电路被利用以短路寄生BJTs时，图8的寄生SCR的寄生双极结晶体管(BJTs)的发射极电压的模拟图。

图10是结合静态随机存取存储器（SRAM）位单元实施的图5的限流器的示意图。

图11是结合SRAM位单元实施的图6的限流器的示意图。

图12是包括七个常规带单元的常规256×256存储阵列的相关部分的平面图。

图13是包括根据本发明的一个或多个实施例被配置的单SEL带单元的256×256存储阵列的相关部分的平面图。

图14是常规带单元的示意图。

图15是根据本发明的一个或多个实施例被配置的SEL带单元的示意图。

图16是根据本发明的一个或多个实施例被配置的可复位的SEL检测电路的示意图。

图17是根据本发明的一个或多个实施例，带有图16的可复位的SEL检测电路的常规带单元的示意图，其中图16的可复位的SEL检测电路在常规带单元的顶部和底部被实施。

具体实施方式