[发明专利]捕获集成电路芯片与芯片封装体之间的互耦合效应

说明书

技术领域

本发明涉及电路设计，更具体地，涉及使用电子设计自动化（EDA）工具捕获（capture）集成电路芯片与芯片封装体（chip package）之间的互耦合效应的系统和方法。

背景技术

随着技术继续按比例缩小到亚微米范围，应用向着更高频率和更高集成水平前进，使得来自互连布线的寄生效应显著影响集成电路性能。例如，来自互连布线的寄生效应在集成电路的定时、功率、增益、匹配网络、可靠性和噪声性能方面扮演着重要角色，使得来自互连布线的寄生效应不能再被忽略，否则集成电路可能发生故障。

具体而言，亚微米集成电路设计者面对的挑战之一是来自半导体管芯或芯片与芯片封装体之间的互连布线（例如芯片-封装体耦合（chip-package coupling））的寄生效应的问题。更具体而言，由于芯片和封装体（焊料凸起（solder bump）和第一封装金属层）被设置为非常紧邻这一事实，当使用倒装芯片技术封装时半导体管芯或芯片之间的相互作用可引起芯片和封装体之间显著的寄生耦合效应。芯片是在其中形成集成电路的诸如硅的半导体材料，而芯片封装体是在其上安装一个或多个芯片的衬底，例如是陶瓷层压封装体或印刷电路板。芯片封装体提供将内部芯片部件连接到外部电路的工具。芯片-封装体耦合已经变成成功预测芯片上集成电路的性能的主要因素。

为了在集成电路的布图后分析期间考虑来自互连布线的寄生效应，有必要在集成电路设计中为存在于各种器件之间的物理连接创建电学模型。该处理通常被称为寄生提取（parasitic extraction,PEX）。然而，传统PEX方法仅捕获芯片级耦合并且默认采用安装的封装体而不考虑芯片与芯片封装体之间的互耦合效应。

预测集成电路的性能时为了考虑芯片-封装体耦合的一般惯例包括使用电磁（EM）仿真器来模拟芯片封装体效应以及评估芯片-封装体耦合。然而，EM仿真能力受到互连布线结构的复杂性的限制。此外，封装体金属路径安排（routing）通常由3-D EM工具模拟，而芯片级寄生通常由EDAPEX工具模拟。然而由于工具销售商（vendor）的不同格式、界面限制等，将从3-D EM工具得到的EM模型网表和从EDA PEX工具得到的芯片上寄生网表向仿真中的整合通常是一个挑战。此外，芯片封装体的独立模型也不考虑芯片和芯片封装体之间的互耦合效应。

因此，本领域中存在克服上述缺陷和限制的需要。

发明内容

在本发明的第一方面中，提供了一种在计算机基础设施（computer infrastructure）中实施的用于设计集成电路芯片的方法。该方法包括编译过程技术参数，所述过程技术参数描述所述集成电路芯片的封装体和芯片-封装体耦合的电学行为。该方法还包括生成包括编译后的过程技术参数的寄生技术文件。

在本发明的另一方面中，提供了一种用于对集成电路芯片进行设计后测试和优化的方法。该方法包括完成所述集成电路芯片的设计和布图。该方法还包括发起对所述集成电路芯片的寄生提取，所述发起包括：编译过程技术参数，所述过程技术参数描述所述集成电路芯片的封装体和芯片-封装体耦合的电学行为；以及生成包括编译后的过程技术参数的寄生技术文件。该方法还包括生成寄生提取结果。该方法还包括将所述寄生提取结果输入到布图后仿真中。

在本发明的又一方面中，提供了一种在计算机辅助设计系统中实施的用于生成集成电路芯片的功能性设计模型的方法。该方法包括定义寄生技术文件，所述寄生技术文件包含定义集成电路芯片封装体的至少一个金属层的要素。该方法还包括：将过程技术参数写入到所述寄生技术文件中，所述过程技术参数描述所述集成电路芯片、所述集成电路芯片封装体和芯片-封装体耦合的区域的电学行为。

附图说明

通过本发明的示例性实施例的非限制性实例，参考注释了的多幅附图，在下面的详细描述中描述本发明。

图1示出了安装到倒装芯片封装体上的芯片的例子；

图2示出了根据本发明各方面在集成电路芯片和芯片封装体之间的耦合效应的例子；

图3是根据本发明各方面用于实施本发明的示例性外部环境；

图4和5是根据本发明各方面的过程的流程图；

图6示出了根据本发明各方面的全面寄生技术文件的横截面；

图7-12示出了根据本发明各方面使用全面寄生技术文件的例子；

图13是在与本发明的系统和方法一起使用的半导体设计、制造和/或测试中使用的设计过程的流程图。

具体实施方式