[发明专利]包括分布式二极管串的静电放电保护电路

说明书

本申请公开包括分布式二极管串的静电放电保护电路。集成电路包括第一端子和第二端子。集成电路还包括在第一端子和电源端子之间串联安排的第一多个二极管以及在第二端子和电源端子之间串联安排的第二多个二极管。集成电路还包括被配置成将第一多个二极管内的第一节点耦合至第二多个二极管内的第二节点的导体。第一节点位于第一多个二极管的第一二极管与第一多个二极管的最后一个二极管之间，而第二节点位于第二多个二极管的第一二极管与第二多个二极管的最后一个二极管之间。

技术领域

本公开一般涉及静电放电（ESD）保护电路，尤其涉及包括二极管栈的ESD电路。

背景技术

静电放电（ESD）是指由于在集成电路（IC）封装上或者在附近物体（诸如人或IC处理机器）上的静电荷积累而引起的在集成电路的封装端子处发生具有高量值和短持续时间的电流放电的现象。在没有ESD保护电路的情况下，ESD事件会损坏IC。因此，电路设计者已开发了ESD保护电路用于以非破坏性方式在短时间内对ESD电流进行放电。

二极管串代表可用于对ESD电流进行放电的一种ESD电路。通过将典型地在n阱区域中形成的P-N结串联连接，在半导体基板的块材料中形成二极管串。特别地，在P型块材料中形成的每个n阱经由n+扩散分接且连接到下一个二极管的p+结。在P型基板上的n阱中包含的P+扩散的结合默认地形成寄生PNP晶体管，使得“二极管串”确实成为PNP晶体管的链。在二极管串内，每个PNP晶体管具有垂直电流增益（β），其使二极管串操作生效，包括总基板电流、有效的接通电阻（R_on），等等。

随着工艺技术的进步和半导体技术的提高，垂直电流增益（β）还由于n阱退化掺杂分布而倾向于变得更小以对抗闩锁效应。遗憾的是，随着垂直电流增益（β）减小，二极管串的接通电阻（R_on）增大，这可通过减小分流到基板的电流量而不利地影响二极管串响应于ESD事件的性能。通常，将电流分流到基板提供额外的电流路径，该额外的电流路径有助于降低由二极管的串联连接以其它方式展示的有效电阻。

为了适应将较为新式的（更小规模）处理电路与具有较高工作电压电平的芯片耦合，一些较为新式的电路包括被设计成具有较高接通电压的ESD保护电路。如果这种ESD保护电路包括二极管串，则该串中的二极管数量可被增加以设置较高的接通阈值。但是，这种二极管串会消耗大量的电路实体资源（real estate）。

发明内容

在实施例中，集成电路包括第一端子和第二端子。集成电路还包括在第一端子和电源端子之间串联安排的第一多个二极管以及在第二端子和电源端子之间串联安排的第二多个二极管。集成电路还包括被配置成将第一多个二极管内的第一节点耦合至第二多个二极管内的第二节点的导体。第一节点位于第一多个二极管的第一二极管与第一多个二极管的最后一个二极管之间，而第二节点位于第二多个二极管的第一二极管与第二多个二极管的最后一个二极管之间。

在另一实施例中，集成电路包括多个输入/输出（I/O）焊盘以及多个二极管。多个二极管中的至少一个被耦合在多个I/O焊盘的至少一些与节点之间。集成电路进一步包括被耦合在节点与电源节点之间的二极管串电路。

在又一实施例中，集成电路包括第一端子和第一二极管串，第一二极管串包括在第一端子和电源端子之间串联耦合的第一多个二极管。第一二极管串包括在第一二极管串的第一二极管的阴极与第一二极管串的最后一个二极管的阳极之间的第一位置的第一节点。集成电路还包括第二端子和第二二极管串，第二二极管串包括在第二端子与电源端子之间串联耦合的第二多个二极管。第二二极管串包括在第二二极管串的第一二极管的阴极与第二二极管串的最后一个二极管的阳极之间的第二位置的第二节点。另外，集成电路包括被配置成将第一节点与第二节点耦合的导体。

附图说明

图1是常规耐高压I/O缓冲器和包括二极管串的ESD保护电路的实施例的示图。