[发明专利]一种基于III-V族氮化镓智能功率集成电路的实现方法

说明书

技术领域

本发明涉及到一种基于III-V族氮化镓智能功率集成电路的实现方法，本发明的半导体装置封装结构主要应用于功率集成电路。

背景技术

III-V族氮化物型器件的氮化镓(GaN)半导体器件是近年来迅速发展起来的新型半导体材料器件。基于GaN半导体材料的器件能够载送大的电流并支持高压，同时此类器件还能够提供非常低的比导通电阻和非常短的切换时间。

基于GaN的智能功率集成电路，也就是将高压GaN器件与低压Si基器件集成在一个晶片上，是目前集成电路的一个研究热点。

然而为了制备良好的基于GaN半导体半导体材料器件，考虑材料间的晶格常数匹配等问题，硅基GaN半导体材料制备的器件需要生长在<111>晶向的衬底上。同样，考虑到控制与驱动电路的性能和成本，通常将硅基电路与器件制备在基于<100>晶向的硅基衬底上。

因此如何将基于<111>晶向硅材料衬底的高耐压的GaN半导体器件和基于<100>晶向硅材料的低压器件进行单片功率集成，是目前的难题。

SOI(Silicon-On-Insulator，绝缘衬底上的硅)技术是在顶层硅和背衬底之间引入了一层埋氧化层。通过一定的方法利用SOI技术可以达到集成基于<111>晶向硅衬底的氮化镓功率半导体器件和基于<100>晶向硅基电路与器件的目的。

发明内容

本发明提出一种基于III-V族氮化镓智能功率集成电路的实现方法，适合应用于基于不同材料的混合型智能功率集成电路。

本发明提出了集成高压与低压器件的方法，其描述的特点包括：通过SOI技术达到集成的目的。本发明提出的集成高压与低压器件的方法，其中GaN半导体材料器件包含了2DEG的结构，实现了导通电阻和导通损耗的降低。且该集成的方法包含以下的一个或多个特征：1)所述的<100>晶向的衬底引入了一层埋氧化层。2)所述的<111>晶向的衬底引入了一层埋氧化层。3)所述的衬底通过埋氧化层键合集成。

附图说明

图1为<100>晶向的衬底引入了一层埋氧化层的剖面图示意图。

图2为<111>晶向的衬底引入了一层埋氧化层的剖面图示意图。

图3为采用一种方法将引入埋氧化层的<100>晶向的衬底与引入埋氧化层的<111>晶向的衬底键合后并在<111>晶向的衬底上生长GaN半导体材料器件外延层的剖面图示意图。

图4为图3所示键合后的外延层经过刻蚀制作GaN HEMT半导体器件以及在<100>晶向的衬底上制作硅器件达到集成目的的剖面示意图。

具体实施方式

图1为<100>晶向的衬底引入了一层埋氧化层的剖面图示意图，下面结合图1详细说明。

一种<100>晶向的衬底引入了一层埋氧化层的剖面图示意图，包括，<100>晶向的衬底100。埋氧化层101。

图2为<111>晶向的衬底引入了一层埋氧化层的剖面图示意图，下面结合图2详细说明。

一种<111>晶向的衬底引入了一层埋氧化层的剖面图示意图，包括，<111>晶向的衬底200。埋氧化层201。

图3为采用一种方法将引入埋氧化层的<100>晶向的衬底与引入埋氧化层的<111>晶向的衬底键合后并在<111>晶向的衬底上生长GaN半导体材料器件外延层的剖面图示意图。下面结合图3详细说明。

一种方法将引入埋氧化层的<100>晶向的衬底与引入埋氧化层的<111>晶向的衬底集成的剖面图示意图，包括，<100>晶向的衬底300。<111>晶向的衬底302。埋氧化层301。GaN半导体材料器件外延层303。

图4为图3所示键合后的外延层经过刻蚀制作GaN HEMT半导体器件以及在<100>晶向的衬底上制作硅器件达到集成目的的剖面示意图。下面结合图4详细说明。

将III-V半导体材料器件与Si器件生长在图3所示的集成衬底上达到集成的目的的剖面示意图。包括，<100>晶向的衬底400。<111>晶向的衬底402。埋氧化层401。GaN半导体材料器件外延层403。Si材料器件404以及GaN半导体材料器件405。

通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。