[发明专利]存储控制器及其电力节约方法

权利要求书

1.一种系统，其包括：

I/O接口，其被配置为获得读回比特序列；以及

解码失败预测器，其被配置为：

获得电荷约束信息；

至少部分地基于读回比特序列和电荷约束信息，来确定与读回比特序列相关联的若干比特误差的下边界；

比较下边界和与误差校正解码器相关联的误差校正能力阈值；并且

如果下边界大于或等于误差校正能力阈值，则：

预测误差校正解码失败；并且

响应于预测来配置组件以节约电力。

2.根据权利要求1所述的系统，其中，

误差校正解码器包括以下中的一个或多个：迭代误差校正解码器或低密度奇偶校验(LDPC)解码器。

3.根据权利要求1所述的系统，其中，

系统包括半导体器件，所述半导体器件包括以下中的一个或多个：现场可编程门阵列(FPGA)或专用集成电路(ASIC)。

4.根据权利要求1所述的系统，其中，

读回比特序列从以下中的一个或多个读回：固态存储器或NAND闪存。

5.根据权利要求1所述的系统，其中，

确定下边界包括确定是否存在已知电荷约束或有界电荷约束。

6.根据权利要求5所述的系统，其中，

如果存在已知电荷约束，则：

电荷约束信息包括对应于读回比特序列的写入比特序列的电荷(C_W)；并且

确定下边界进一步包括使用m_k(t)＝|C(t)-C_W|，其中m_k(t)为下边界，而C(t)为读回比特序列的电荷。

7.根据权利要求5所述的系统，其中，

如果存在有界电荷约束，则：

电荷约束信息包括边界(N)；并且

确定下边界进一步包括使用

mb(t)=|C(t)+N|C(t)<N0-N≤C(t)≤N,|C(t)-N|C(t)>N]]>其中m_b(t)为下边界，而C(t)为读回比特序列的电荷。

8.根据权利要求1所述的系统，其中，

电荷约束信息与运行数字和(RDS)相关联。

9.根据权利要求1所述的系统，其中，

配置组件以节约电力包括指挥误差校正解码器终止已经在读回比特序列上开始的误差校正解码。

10.根据权利要求1所述的系统，其中，

配置组件以节约电力包括指挥缓冲器丢弃读回比特序列，其中误差校正解码器还未开始处理读回比特序列。