[发明专利]半导体封装件及其制造方法

说明书

一种半导体封装件及其制造方法。半导体封装件包括基板、数个芯片、封装体、贯穿部、导电元件及屏蔽层。基板包括接地部。芯片设于基板。封装体包覆芯片且具有上表面。贯穿部从封装体的上表面延伸至接地部，贯穿部隔离此些芯片。导电元件填入贯穿部内以电性连接接地部。屏蔽层形成于封装体的外侧面及上表面，且通过导电元件电性连接接地部。其中，导电元件具有数个孔洞，此些孔洞占导电元件的比例小于50％。

技术领域

本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种具有导电贯孔的半导体封装件及其制造方法。

背景技术

受到提升工艺速度及尺寸缩小化的需求，半导体元件变得甚复杂。当工艺速度的提升及小尺寸的效益明显增加时，半导体元件的特性也出现问题。特别是指，较高的工作时脉(clock speed)在信号电平(signal level)之间导致更频繁的转态(transition)，因而导致在高频下或短波下的较高强度的电磁放射(electromagnetic emission)。电磁放射可以从半导体元件及邻近的半导体元件开始辐射。假如邻近半导体元件的电磁放射的强度较高。若整个电子系统内具有高密度分布的半导体元件，则半导体元件之间的电磁干扰更显严重。

一种降低电磁干扰的方法是，于制造半导体封装件的过程中，以表面黏贴技术，放置一电磁干扰防护框(frame)盖住半导体封装件的封装体。然而，电磁干扰防护框的体积大、重量重且厚度厚，使最终半导体封装件的尺寸过大。

发明内容

本发明有关于一种半导体封装件及其制造方法，可减少电磁干扰对半导体封装件的负面影响。

根据本发明，提出一种半导体封装件。半导体封装件包括一基板、数个芯片、一封装体、一贯穿部、一导电元件及一屏蔽层。基板包括一接地部。芯片设于基板。封装体包覆芯片且具有一上表面。贯穿部从封装体的上表面延伸至接地部，贯穿部隔离此些芯片。导电元件填入贯穿部内以电性连接接地部。屏蔽层形成于封装体的外侧面及上表面，且通过导电元件电性连接接地部。其中，导电元件具有数个孔洞，此些孔洞占导电元件的比例小于50％。

根据本发明，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一基板，基板包括一接地部；设置数个芯片于基板上；形成一封装体包覆芯片；形成一贯穿部从封装体的上表面延伸至接地部；形成一导电胶填入贯穿部内，以电性连接接地部，导电胶包括数个导电颗粒；低温烧结导电胶，使此些导电颗粒熔融成一导电元件，导电元件具有数个孔洞，此些孔洞占导电元件的比例小于50％；形成一切割道经过封装体，使封装体形成一外侧面；以及，形成一屏蔽层覆盖封装体的外侧面及上表面，屏蔽层通过导电元件电性连接接地部。

为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：

附图说明

图1A绘示依照本发明一实施例的半导体封装件的剖视图。

图1B绘示图1A的俯视图。

图2绘示依照本发明一实施例的半导体封装件的剖视图。

图3绘示依照本发明一实施例的半导体封装件的剖视图。

图4绘示依照本发明另一实施例的半导体封装件的剖视图。

图5绘示依照本发明另一实施例的半导体封装件的剖视图。

图6绘示依照本发明另一实施例的半导体封装件的剖视图。

图7绘示依照本发明另一实施例的半导体封装件的剖视图。

图8A绘示依照本发明另一实施例的半导体封装件的剖视图。

图8B绘示图8A的俯视图。

图9绘示依照本发明另一实施例的半导体封装件的剖视图。