[发明专利]半导体装置

说明书

本发明公开一种半导体装置，其包括至少二鳍状结构、栅极结构、至少二外延结构以及硅盖层。鳍状结构设置于基底上，且栅极结构覆盖鳍状结构。外延结构均设置于栅极结构的一侧，且各自直接接触各鳍状结构，其中外延结构间互相分离。硅盖层同时包覆外延结构。

技术领域

本发明涉及一种非平面半导体装置，特别是涉及一种具有外延结构的非平面半导体装置。

背景技术

随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式（planar）场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)场效晶体管元件，例如多栅极场效晶体管（multi-gate MOSFET）元件及鳍式场效晶体管(fin field effect transistor,Fin FET)元件取代平面晶体管元件已成为目前的主流发展趋趋势。由于非平面晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的由源极引发的能带降低(drain induced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。此外，相较于平面式场效晶体管元件，非平面晶体管元件在同样的栅极长度下具有较宽的通道宽度，因而也可提供加倍的漏极驱动电流。

另一方面，目前业界也发展出所谓的「应变硅(strained-silicon)技术」，以进一步增加晶体管元件的载流子迁移率。举例来说，其中一种主流的应变硅技术是将硅锗(SiGe)或硅碳(SiC)等晶格常数(lattice constant)不同于单晶硅(single crystal Si)的外延结构设置于半导体元件的源/漏极区域。由于硅锗外延结构及硅碳外延结构的晶格常数分别比单晶硅大及小，使得邻近于外延结构的载流子通道会感受到外加应力，而相应地产生了晶格以及带结构(band structure)的改变。在此情况之下，载流子迁移率以及相对应场效晶体管的速度均可有效提升。

然而，随着半导体元件的尺度不断减缩，即便同时采用非平面场效晶体管元件以及应变硅技术，仍无法解决所有的技术缺失。举例来说，两相邻的外延结构一般会因为外延过度成长之故而产生不必要的晶格缺陷，降低了外延结构所能产生的应力。因此如何排除外延结构的晶格缺陷即成为一重要课题。

发明内容

有鉴于此，本发明的一目的在于提供一种具有外延层的半导体装置，以降低晶格缺陷并改善施加至通道区域的应力数值。

为了达到上述目的，根据本发明的一较佳实施例，提供一种半导体装置，包括至少二鳍状结构、栅极结构、至少二外延结构以及硅盖层。鳍状结构设置于基底上，且栅极结构覆盖鳍状结构。外延结构均设置于栅极结构的一侧，且各自直接接触各鳍状结构，其中外延结构间互相分离。硅盖层同时包覆外延结构。

根据本发明的另一较佳实施例，提供一种半导体装置，包括至少二鳍状结构、栅极结构、至少二外延结构以及硅盖层。鳍状结构设置于基底上，且栅极结构覆盖鳍状结构。外延结构均设置于栅极结构的一侧，且各自直接接触各鳍状结构，其中外延结构间具有一重叠部，且各外延结构具有一宽度，重叠部以及宽度的比值实质上介于0.001至0.25之间。硅盖层会同时包覆外延结构。

附图说明

图1至图8是根据本发明的一较佳实施例所绘示的鳍式场效晶体管元件的制作方法示意图；

图9至图10是根据本发明的另一较佳实施例所绘示的鳍式场效晶体管元件的制作方法示意图；

图11是根据本发明的另一较佳实施例所绘示的鳍式场效晶体管元件的制作方法示意图。

符号说明

具体实施方式