[发明专利]具有冗余单元的半导体存储器件和系统及其方法

权利要求书

1.一种存储器件，包括：

存储单元阵列，所述存储单元阵列至少具有第一存储单元组和冗余存储单元组，所述第一存储单元组包括与第一数据线相关联的多个第一存储单元，所述冗余存储单元组包括与冗余数据线相关联的多个冗余存储单元；

数据线选择电路；

选择控制逻辑，配置为检测是否正在访问第一存储单元组中的带缺陷存储单元，并且配置为控制所述数据线选择电路用经由冗余数据线的访问替换经由第一数据线的访问，使得用所述多个冗余存储单元之一来替换第一存储单元组中检测到的带缺陷存储单元，所述选择控制逻辑包括：

存储装置，配置为存储针对带缺陷存储单元的地址信息，所述地址信息包括对第一存储单元组中包括带缺陷存储单元的行和列进行标识的行地址信息和列地址信息；以及

控制信号产生逻辑，配置为基于地址信息和接收到的地址来产生用于控制数据线选择电路的控制信号，所述接收到的地址标识存储单元阵列中正被访问的至少一个存储单元。

2.根据权利要求1所述的存储器件，其中所述控制信号产生逻辑包括比较器，所述比较器配置为将地址信息和接收到的地址进行比较，并且所述控制信号产生逻辑配置为基于所述比较产生控制信号。

3.根据权利要求2所述的存储器件，其中所述比较器包括：

行比较器，配置为将行地址信息与接收到的地址所表示的接收行地址进行比较；以及

列比较器，配置为将列地址信息与接收到的地址所表示的接收列地址进行比较。

4.根据权利要求3所述的存储器件，其中

所述行比较器包括行地址存储单元，所述行地址存储单元配置为从所述存储装置接收行地址信息，并且存储所述行地址信息；以及

所述列比较器包括列地址存储单元，所述列地址存储单元配置为从所述存储装置接收列地址信息，并且存储所述列地址信息。

5.根据权利要求4所述的存储器件，其中

所述存储装置是非易失性存储器件；以及

所述行和列地址存储单元是易失性存储器件。

6.根据权利要求5所述的存储器件，其中所述易失性存储器件是内容可寻址存储器。

7.根据权利要求2所述的存储器件，其中所述比较器配置为基于所述比较产生选择信号，所述选择信号表示是否存在带缺陷存储单元，并且标识包括所述带缺陷存储单元的存储单元组，并且所述控制信号产生逻辑配置为基于所述选择信号产生控制信号。

8.根据权利要求7所述的存储器件，其中所述控制信号产生逻辑还包括：

代码产生器，配置为基于所述选择信号产生所述控制信号。

9.根据权利要求8所述的存储器件，其中所述控制信号包括用于控制数据线选择电路中的每一个选择单元的操作的比特。

10.根据权利要求1所述的存储器件，其中

所述存储单元阵列包括第一至第n存储单元组，其中n大于等于2，所述第一至第n存储单元组分别与第一至第n数据线相关联；以及

所述数据线选择电路配置为在(i)冗余数据线和第一至第n数据线与(ii)第一至第n输入／输出节点之间提供数据路径。

11.根据权利要求10所述的存储器件，其中所述数据线选择电路包括第一至第n选择单元，所述第一至第n选择单元中的每一个与第一至第n输入／输出节点中的相应节点相关联，所述第一至第n选择单元中的每一个具有与第一至第n数据线中的相应数据线相关联的第一节点，并且具有与冗余数据线和第一至第n数据线之一相关联的第二节点，所述第一至第n选择单元中的每一个配置为基于控制信号，提供从第一和第二节点之一到第一至第n输入／输出节点中的相关联节点的数据路径。

12.根据权利要求11所述的存储器件，其中所述第一至第n选择单元中的每一个包括复用器。

13.根据权利要求11所述的存储器件，其中所述第一至第n输入／输出节点中的每一个是DQ焊盘。

14.根据权利要求11所述的存储器件，其中所述控制信号产生逻辑包括比较器，配置为将地址信息和接收到的地址进行比较，并且所述控制信号产生逻辑配置为基于所述比较产生控制信号。