[发明专利]一种非定长码高速拼接硬件实现装置

权利要求书

1.一种非定长码高速拼接硬件实现装置，其特征在于，包括8码字拼接模 块和定长码至定长码拼接模块，其中，

8码字拼接模块用于将输入的非定长码拼接成8比特定长码数据；

定长码至定长码拼接模块用于将上述拼接后的8比特定长码数据拼接成定 长码数据并输出；

其中，所述8码字拼接模块包括码长累加模块、累加和译码模块、第一数据 暂存阵列、第二数据暂存阵列和多路选择器，其中，

码长累加模块用于累计到当前位置的非定长码的码元总长；

累加和译码模块用于将上述非定长码的码元总长解析成拼接控制信号，并分 别传输至第一数据暂存阵列、第二数据暂存阵列和多路选择器；

第一数据暂存阵列和第二数据暂存阵列根据上述控制信号依次交替暂存码 字数据，所述多路选择器根据上述控制信号选取其中码字数据存满的数据暂存阵 列，将其中的码字数据以8比特定长码数据形式输出。

2.根据权利要求1所述的一种非定长码高速拼接硬件实现装置，其特征在 于，所述定长码至定长码拼接模块包括字节累加模块、字节和译码模块及数据暂 存阵列，其中，

字节累加模块接收8码字拼接模块输出的8比特定长码数据，并计算到当前 位置总共的字节数目；

字节和译码模块用于根据上述字节数目产生该字节的写入位置和控制信号， 并将控制信号传输至数据暂存阵列；

数据暂存阵列用于根据上述控制信号暂存定长码数据，当定长码数据存满 时，将定长码数据输出。

3.根据权利要求2所述的一种非定长码高速拼接硬件实现装置，其特征在 于，所述数据暂存阵列由D触发器阵列和多路选择器阵列构成，其中，

所述多路选择器阵列包括至少一个多路选择器，字节和译码模块将解析成的 控制信号传输至多路选择器阵列中的一个或多个多路选择器中；

所述D触发器阵列中D触发器的个数与多路选择器阵列中多路选择器的个数 相同，且一一对应，多路选择器根据字节和译码模块解析成的控制信号将定长码 数据存储到与其对应的D触发器中，该D触发器根据自身的锁存信号暂存定长码 数据，当定长码数据存满时，将定长码数据输出。

4.根据权利要求3所述的一种非定长码高速拼接硬件实现装置，其特征在 于，所述D触发器阵列中D触发器的个数为8，所述多路选择器阵列中多路选择 器的个数为8。