[发明专利]一种非定长码高速拼接硬件实现装置

说明书

技术领域

本发明涉及数据压缩技术，尤其涉及一种非定长码高速拼接硬件实现装置。

背景技术

在数字图像、视频、语音等数据压缩应用中，经常使用熵编码，例如Huffman编码、RICE编码、算术编码等。而这些二进制的编码数据在表示中仅有若干位有效的编码，即输出的编码是非定长码，但在数据输出时要求所有的码字信息为规定格式，这就要求把所有的码字按照其长度依次连接，形成紧凑的定长字，经缓存后按恒定码速率输出。

FPGA（FieldProgrammableGateArry），即现场可编程门阵列。它是在PAL、GAL、CPLD等可编程器件基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有的可编程器件门电路数有限的缺点。但是FPGA的内部资源也是有限的。

因此，如何有效的在实现同等功能和性能的同时，有效的减少资源的消耗，成为了FPGA设计时的一个首要的问题。

发明内容

本发明所要解决的技术问题在于克服现有技术的不足，提供一种能够在实现高速拼接非定长码的同时，有效的减少硬件资源使用的非定长码高速拼接硬件实现装置。

本发明具体采用以下技术方案解决上述技术问题：本发明设计了一种非定长码高速拼接硬件实现装置，包括8码字拼接模块和定长码至定长码拼接模块，其中，

8码字拼接模块用于将输入的非定长码拼接成8比特定长码数据；

定长码至定长码拼接模块用于将上述拼接后的8比特定长码数据拼接成定长码数据并输出。

作为本发明的一种优化结构：所述8码字拼接模块包括码长累加模块、累加和译码模块、第一数据暂存阵列、第二数据暂存阵列和多路选择器，其中，

码长累加模块用于累计到当前位置的非定长码的码元总长；

累加和译码模块用于将上述非定长码的码元总长解析成拼接控制信号，并分别传输至第一数据暂存阵列、第二数据暂存阵列和多路选择器；

第一数据暂存阵列和第二数据暂存阵列根据上述控制信号依次交替暂存码字数据，所述多路选择器根据上述控制信号选取其中码字数据存满的数据暂存阵列，将其中的码字数据以8比特定长码数据形式输出。

作为本发明的一种优化结构：所述定长码至定长码拼接模块包括字节累加模块、字节和译码模块及数据暂存阵列，其中，

字节累加模块接收8码字拼接模块输出的8比特定长码数据，并计算到当前位置总共的字节数目；

字节和译码模块用于根据上述字节数目产生该字节的写入位置和控制信号，并将控制信号传输至数据暂存阵列；

数据暂存阵列用于根据上述控制信号暂存定长码数据，当定长码数据存满时，将定长码数据输出。

作为本发明的一种优化结构：所述数据暂存阵列由D触发器阵列和多路选择器阵列构成，其中，

所述多路选择器阵列包括至少一个多路选择器，字节和译码模块将解析成的控制信号传输至多路选择器阵列中的一个或多个多路选择器中；

所述D触发器阵列中D触发器的个数与多路选择器阵列中多路选择器的个数相同，且一一对应，多路选择器根据字节和译码模块解析成的控制信号将定长码数据存储到与其对应的D触发器中，该D触发器根据自身的锁存信号暂存定长码数据，当定长码数据存满时，将定长码数据输出。

作为本发明的一种优化结构：所述D触发器阵列中D触发器的个数为8，所述多路选择器阵列中多路选择器的个数为8。

本发明与现有技术相比具有如下优点：

本发明提供了一种非定长码高速拼接硬件实现装置，采用可编程逻辑器件（FPGA）实现非定长码字的高速拼接功能，通过采用数据暂存装置的交替使用和流水操作，在实现高速拼接同等功能和性能的同时，减少了非定长码高速拼接实现时的硬件资源消耗。

附图说明

图1为本发明总的结构框图；

图2为本发明的一种具体实施方式；

图3为图2中201部分的工作流程图；

图4为本发明的另一种具体实施方式；

图5为图4中402部分的工作流程图；

图6为本发明中数据暂存阵列的结构原理图。

具体实施方式

下面结合附图对本发明做进一步的详细说明：

如图1所示，本发明设计了一种非定长码高速拼接硬件实现装置，包括8码字拼接模块和定长码至定长码拼接模块，其中，