[发明专利]抗总剂量效应存储单元电路

权利要求书

1.一种抗总剂量效应存储单元电路，其特征在于，全部由PMOS管构成。

2.如权利要求1所述的抗总剂量效应存储单元电路，其特征在于，包括：第一、第二PMOS管（401、402），第三、第四PMOS管（403、404）和第五、第六PMOS管（405、406）；其中，

第一、第二PMOS管（401、402）为上拉管，第一PMOS管（401）的源极连接电源电压VDD，栅极连接反相存储节点（QN4），漏极连接存储节点（Q4），第二PMOS管（402）的源极连接电源电压VDD，栅极连接存储节点（Q4），漏极连接反相存储节点（QN4）；

第三、第四PMOS管（403、404）为读出访问管，第三PMOS管（403）的源极连接读操作选择字线（410），栅极连接存储节点（Q4），漏极连接第一读出位线（411），第四PMOS管（404）的源极连接读操作选择字线（410），栅极连接反相存储节点（QN4），漏极连接第二读出位线（412）；

第五、第六PMOS管（405、406）为写入访问管，第五PMOS管（405）的源极连接存储节点（Q4），栅极连接写入选择字线（407），漏极连接第一写位线（408），第六PMOS管（406）的源极连接反相存储节点（QN4），栅极连接写入选择字线（407），漏极连接第二写位线（409）。

3.如权利要求2所述的抗总剂量效应存储单元电路，其特征在于，所述第一、第二PMOS管（401、402）的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。

4.如权利要求1所述的抗总剂量效应存储单元电路，其特征在于，包括：第一、第二PMOS管（501、502）和第三、第四PMOS管（503、504）；其中，

第一、第二PMOS管（501、502）为读出访问管，第一PMOS管（501）的源极连接读操作选择字线（508），栅极连接存储节点（Q5），漏极连接第一读出位线（509），第二PMOS管（502）的源极连接读操作选择字线（508），栅极连接反相存储节点（QN5），漏极连接第二读出位线（510）；

第三、第四PMOS管（503、504）为写入访问管，第三PMOS管（503）的源极连接存储节点（Q5），栅极连接写入选择字线（505），漏极连接第一写位线（506），第四PMOS管（504）的源极连接反相存储节点（QN5），栅极连接写入选择字线（505），漏极连接第二写位线（507）。

5.如权利要求4所述的抗总剂量效应存储单元电路，其特征在于，所述第三、第四PMOS管（503、504）的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。

6.如权利要求1所述的抗总剂量效应存储单元电路，其特征在于，包括：第一、第二PMOS管（601、602）和第三、第四PMOS管（603、604）；其中，

第一、第二PMOS管（601、602）为上拉管，第一PMOS管（601）的源极连接电源电压VDD，栅级连接反相存储节点（QN6），漏极连接存储节点（Q6），第二PMOS管（602）的源极连接电源电压VDD，栅极连接存储节点（Q6），漏极连接反相存储节点（QN6）；

第三、第四PMOS管（603、604）为访问管，第三PMOS管（603）的源极连接存储节点（Q6），栅极连接访问选择字线（605），漏极连接第一位线（606），第四PMOS管（604）的源极连接反相存储节点（QN6），栅极连接访问选择字线（605），漏极连接第二位线（607）。

7.如权利要求6所述的抗总剂量效应存储单元电路，其特征在于，所述第一、第二PMOS管（601、602）的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。