[发明专利]抗总剂量效应存储单元电路

说明书

技术领域

本发明涉及一种存储单元电路，更具体地，涉及一种抗总剂量效应存储单元电路。

背景技术

在航空航天电子系统中，存储器占据了大部分的芯片面积，是极为重要的部件。在空间环境中，电子系统会遭受到银河射线、太阳射线和地球辐射等辐射环境的影响而发生故障。存储器由于其高密度成为航空航天电子系统中最脆弱的部件之一。

在存储器遭受到的辐射效应中，总剂量效应是主要的效应之一。在0.18um及以下的工艺中，由于栅氧化层的厚度已经小于5nm，MOS管栅氧化层受总剂量效应影响而导致的阈值漂移已经可以忽略，主要的影响是场氧化层受总剂量效应影响而在NMOS管中产生的泄漏电流。

当前采用的存储单元电路主要为图1所示的包含6个晶体管的静态随机存储器（SRAM）单元电路。PMOS管101和PMOS管102为上拉管，NMOS管103和NMOS管104为下拉管，NMOS管105和NMOS管106为访问管。其中，PMOS管101和NMOS管103，PMOS管102和NMOS管104形成二个交叉耦合的反相器，从而将存储节点Q1和QN1的存储电平锁定。通过字线107控制对图1所示的存储单元电路的访问，当字线107为高电平时，通过位线108和位线109对Q1/QN1写入数据，或者通过Q1/QN1改变位线108和位线109，实现数据的读出。

对图1所示的存储单元进行抗总剂量效应加固，当前主要采用如图2和图3所示的异形栅结构对NMOS管进行加固。图2采用环形栅晶体管管（Annular FET）版图技术来对NMOS管进行加固。通过栅极201将漏极202和源极203之一完全包围，从而从物理上隔断产生泄漏电流的通路，从而实现抗总剂量效应加固。图3采用马蹄形栅晶体管（Horseshoe FET）版图技术来对NMOS管加固。通过栅极301对漏极302和源极303之一进行半包围，延长总剂量效应导致的泄漏电流的通路长度，从而降低总剂量效应导致的泄漏电流，实现抗总剂量效应加固。

但是，图2和图3所示的抗总剂量效应加固方法会导致存储单元面积大幅增加。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种抗总剂量效应存储单元电路，可自动实现抗总剂量效应加固，具有较小的存储单元面积。

为实现上述目的，按照本发明的一个方面，提供了一种抗总剂量效应存储单元电路，其特征在于，全部由PMOS管构成。

优选地，所述抗总剂量效应存储单元电路包括：第一、第二PMOS管，第三、第四PMOS管和第五、第六PMOS管；其中，第一、第二PMOS管为上拉管，第一PMOS管的源极连接电源电压VDD，栅极连接反相存储节点，漏极连接存储节点，第二PMOS管的源极连接电源电压VDD，栅极连接存储节点，漏极连接反相存储节点；第三、第四PMOS管为读出访问管，第三PMOS管的源极连接读操作选择字线，栅极连接存储节点，漏极连接第一读出位线，第四PMOS管的源极连接读操作选择字线，栅极连接反相存储节点，漏极连接第二读出位线；第五、第六PMOS管为写入访问管，第五PMOS管的源极连接存储节点，栅极连接写入选择字线，漏极连接第一写位线，第六PMOS管的源极连接反相存储节点，栅极连接写入选择字线，漏极连接第二写位线。

优选地，所述第一、第二PMOS管的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。

优选地，所述抗总剂量效应存储单元电路包括：第一、第二PMOS管和第三、第四PMOS管；其中，第一、第二PMOS管为读出访问管，第一PMOS管的源极连接读操作选择字线，栅极连接存储节点，漏极连接第一读出位线，第二PMOS管的源极连接读操作选择字线，栅极连接反相存储节点，漏极连接第二读出位线；第三、第四PMOS管为写入访问管，第三PMOS管的源极连接存储节点，栅极连接写入选择字线，漏极连接第一写位线，第四PMOS管的源极连接反相存储节点，栅极连接写入选择字线，漏极连接第二写位线。

优选地，所述第三、第四PMOS管的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。