[发明专利]写操作方法及装置

说明书

技术领域

本发明实施例涉及通信技术领域，并且更具体地，涉及写操作方法及装置。

背景技术

为了提高写操作的效率，现有技术的写操作方案中，会增加一个编码处理，比较待写数据中0和1的个数，确定是否将待写数据取反后写入存储信息，相应地，在读操作过程，将写入的数据取反后读出。例如，如果写比特1的时间大于写比特0的时间且待写数据中1的个数大于0的个数，则将待写数据取反后写入。

但是，仅从待写数据中的0和1个数来确定写操作方案具有一定的局限性。以PCM（Phase Change Memory，相变存储）存储芯片为例，由于写比特0的瞬时电流大而写比特1的瞬时电流小，因此分两阶段写操作（写比特0阶段和写比特1阶段）过程中，在写比特1阶段时可以有更多的位并发的写比特1。这样，仅从写比特0和写比特1的个数来判断并不能有效地提高写操作的效率。

发明内容

本发明实施例提供一种写操作方法及装置，有效地提高写操作的效率。

第一方面，提供了一种写操作方法，该方法包括：根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，并根据第二数据和所述与待写地址对应的原数据确定待写的第二差异比特，其中所述第二数据为所述第一数据的取反；分别确定写入所述第一差异比特的延时和写入所述第二差异比特的延时；如果写入所述第一差异比特的延时大于写入所述第二差异比特的延时，则将所述第二差异比特写入存储芯片，如果写入所述第二差异比特的延时大于写入所述第一差异比特的延时，则将所述第一差异比特写入存储芯片。

结合第一方面，在第一方面的另一种实现方式中，所述分别确定写入所述第一差异比特的延时和写入所述第二差异比特的延时，包括：

根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。

结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，所述根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，包括：根据可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时；

所述根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包括：根据可并行写入1的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。

结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，确定的所述写入所述第一差异比特的延时为T₁：确定的所述写入所述第二差异比特的延时为T₂：其中，N₁₀表示所述第一差异比特中比特0的数目，N₁₁表示所述第一差异比特中比特1的数目，N₂₀表示所述第二差异比特中比特0的数目，N₂₁表示所述第二差异比特中比特1的数目，A₁表示可并行写入1的数目，t₀表示写比特0的时间，t₁表示写比特1的时间，以及表示向上取整。

结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，所述存储芯片为相变PCM存储芯片。

结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，所述根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，包括：根据可并行写入0的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时；