[发明专利]导电插塞的形成方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及导电插塞的形成方法。

背景技术

静态随机存储器（Static Random Access Memory，SRAM）中需要应用很多导电插塞。

参照图1，图1为现有技术的包含六个晶体管（6-T）的SRAM单元的电路结构图，所述6T结构的SRAM单元包括：第一PMOS晶体管PU1、第二PMOS晶体管PU2、第一NMOS晶体管PD1、第二NMOS晶体管PD2、第三NMOS晶体管PG1、第四NMOS晶体管PG2。所述第一PMOS晶体管PU1和第一NMOS晶体管PD1构成第一反相器，第二PMOS晶体管PU2与第二NMOS晶体管PD2构成第二反相器，所述第一反相器与第二反相器交叉耦接，即第一反相器的输入端与第二反相器的输出端电连接、第一反相器的输出端与第二反相器的输入端电连接形成锁存电路，该锁存电路用于锁存数据逻辑值。第一PMOS晶体管PU1和第二PMOS晶体管PU2作为上拉晶体管，第一NMOS晶体管PD1和第二NMOS晶体管PD2作为下拉晶体管。第三NMOS晶体管PG1和第四NMOS晶体管PG2作为传输晶体管。

图2为对应图1所示电路的布图结构，参照图2，第一PMOS晶体管PU1的漏极与第二PMOS晶体管PU2的第一栅极结构11是采用一个钨导电插塞21进行互连的，第一PMOS晶体管PU1的第二栅极结构12与第二PMOS晶体管PU2的漏极是采用另一个钨导电插塞23进行互连的。

以采用一个钨导电插塞21将第二PMOS晶体管PU2的第一栅极结构11与第一PMOS晶体管PU1的漏极进行互连为例，现有技术中，该钨导电插塞21的形成方法如下：

图3～图7是图2中的导电插塞21在AA方向的形成方法在各个制作阶段的剖面示意图，以图3～图7为例来说明图2中的导电插塞的形成方法。

参考图3，提供具有第一伪栅结构11’和第二伪栅结构12’的衬底10，所述第一伪栅结构11’和第二伪栅结构12’包括栅氧层和位于栅氧层上的多晶硅伪栅极。在所述第一伪栅结构11’周围形成第一侧墙13，在所述第二伪栅结构12’周围形成第二侧墙14，形成侧墙后，在第一伪栅结构11’两侧形成第一源极（图未示）、第一漏极（图未示），在第二伪栅结构12’两侧形成第二漏极15、第二源极16。然后，在第一漏极、第一源极、第二漏极15、第二源极16表面形成金属硅化物层（图未示）。

参考图4，形成第一层间介质层171，覆盖衬底10且与第一伪栅结构11’、第二伪栅结构12’相平。接着，去除多晶硅伪栅极，在第一层间介质层171内形成栅极凹槽，在栅极凹槽处填充铝栅极，形成第一栅极结构11和第二栅极结构12。接着，形成第二层间介质层172，覆盖第一层间介质层171、第一栅极结构11和第二栅极结构12。

参考图5，在第一层间介质层171和第二层间介质层172内采用干法刻蚀的方法形成第一通孔18（share contact）、第二通孔（图未示），第一通孔18底部同时露出部分第一栅极结构11和第二漏极15，第二通孔底部露出部分第二栅极结构和第一漏极。

以第一通孔18为例，第一通孔18的刻蚀气体中含有氧成分，刻蚀形成第一通孔18的过程中，氧成分将第一通孔18内的第一栅极结构11中的铝栅极顶部氧化形成第一氧化层19。刻蚀气体中的氧成分还会将第一通孔18内的金属硅化物表面氧化，形成第二氧化层20。第二通孔的情况和第一通孔的情况相同，在第二通孔内的第二栅极结构12中的铝栅极顶部也会形成第一氧化层，在第二通孔内的金属硅化物表面也会形成第二氧化层。

刻蚀形成第一通孔18、第二通孔后，采用湿法腐蚀的方法清洗第一通孔18和第二通孔的底部、侧壁形成的聚合物。

接着，结合参考图5和图6，采用Ar离子轰击（Ar sputtering）的方法去除第一栅极结构11顶部的第一氧化层19，第二栅极结构12顶部的第一氧化层（图未示），为后续的导电插塞的形成做进一步清洁准备。

参考图6和图7，在所述第一通孔18中填充钨金属，形成钨导电插塞21，该钨导电插塞21同时将第一栅极结构11和第二漏极15进行电连接。同理，在第二通孔内也填充钨金属，形成另一个钨导电插塞23（参考图2），同时将第二栅极结构12和第一漏极进行电连接。

现有技术中，形成钨导电插塞后，衬底会产生较大漏电流，影响后续形成的半导体器件的性能。

发明内容

本发明解决的问题是：现有技术中，形成钨导电插塞后，衬底会产生较大漏电流，影响后续形成的半导体器件的性能。