[发明专利]一种改进型8051IP核

说明书

技术领域

本发明属于嵌入式CPU IP核研究领域，涉及一种改进型8051IP核。

背景技术

当前FPGA中嵌入式CPU分为硬核和软核，目前嵌入式硬核有高性能cortexA9双核。嵌入式软核有Altera公司的NIOS、Xilinx的Micro Blaze以及改进后的8051IP核，前两个都是免费的IP核，可灵活配置，但是需要用各自的编译器，且编译时间漫长，不便于修改，应用非常少。嵌入式硬核只有高端器件上面才有，不适用于大多数应用要求，且价格昂贵。

随着SOC（System On Chip）技术发展，基于IP核的SOC设计有利于增加新功能和缩短上市时间的特点，越来越得到广泛地应用。在单片机家族中MCS-51是一个经典的单片机，由于其占用逻辑资源少，历经30多年至今在FPGA应用中依然应用很广。但传统的8051引入了机器周期，每个机器周期需要12个时钟，每条指令需要不同的机器周期来完成。这严重制约了指令执行效率，使其应用范围局限于低速要求。

因此，寻求一种改进型的8051IP核，使其在价格不增加的情况下还能够实现高速的目的，具有重要实用价值。

发明内容

本发明针对现有8051IP核指令执行效率、工作速度低的不足，提供了一种改进型8051IP核，其基于精简指令集和流水线技术，工作速度和指令执行效率较原有8051都有较大提升。

本发明的目的通过以下的技术方案实现：一种改进型8051IP核，包括ROM模块、译码模块、控制模块、运算模块、RAM模块，所述译码模块采用四级流水线并行分段处理，将每条指令划分为取指译码、取数、运算、回写四个阶段，每一阶段访问不同的数据，四级流水线并行执行。由于每一阶段访问不同的数据，不会造成资源冲突，除跳转指令，其他指令都可以在一个周期内完成。跳转指令只需要两个周期完成，因此速度可以大大提高。

优选的，所述IP核中的基本时间单位采用时钟周期。相较于传统的机器周期，速度更快。

更进一步的，所述ROM模块的位宽为24位，具体是由一个8bit位宽存储体和一个16bit位宽存储体组成，设addr为输入地址，addr8为8位存储体地址，addr16为16位存储体地址，则：

当addr为奇数时:addr8=addr;addr16=(addr+1)2;]]>

当addr为偶数时:addr8=addr+2;addr16=(addr+2)2;]]>

最后将两个存储体的输出数据组合成24位数据输出。本发明采用3字节位宽存储器可以一次性读出3个字节指令，对于单字节指令自动省略后面2个字节，对于双字节指令自动省略后面一个字节，对于三字节指令刚好完全满足。这样基于复杂指令集的标准8051指令，可以当作固定3字节长度的精简指令集，能够利用流水线技术提高其指令执行效率。

优选的，所述运算模块采用单周期乘法器和单周期除法器。采用这类运算器，与标准8051相比，速度提升了48倍。

更进一步的，所述单周期除法器采用基-4除法器，每个时钟周期产生2位商，4个该除法器并行运算，每次产生8位商，其计算方法是：

(1)先判断除数是否为0，如果是0则商和余数都返回0，如果除数不是0则进行步骤(2)；

(2)根据除数和被除数进行商选择判断，其中q表示商，Dd表示被除数，Ds表示除数，其方法是：

(3)计算余数R=Dd-q×Ds。