[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。

背景技术

随着半导体技术不断发展，目前半导体器件的特征尺寸已经变得非常小，希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠（Die Stacking）、封装堆叠（Package Stacking）和基于硅通孔（Through Silicon Via，TSV）的三维（3D）堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点：（1）高密度集成；（2）大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片（SOC）技术中的信号延迟等问题；（3）利用硅通孔技术，可以把具有不同功能的芯片（如射频、内存、逻辑、MEMS等）集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。

在硅通孔技术应用中，通常要对硅等材料进行深通孔刻蚀，通过刻蚀形成的深通孔在芯片和芯片之间、硅片与硅片之间制作垂直导通，从而实现芯片和芯片之间的互连。现有刻蚀硅通孔时通常采用Bosch（博世）刻蚀工艺，形成硅通孔，Bosch（博世）刻蚀工艺包括等离子体刻蚀步骤和侧壁聚合物沉积步骤，通过循环进行上述步骤可以形成深度较大，侧壁较垂直的硅通孔。

现有技术形成的硅通孔的尺寸与掩膜层的开口尺寸一致，硅通孔的侧壁较垂直，顶部开口的尺寸与掩膜层的开口尺寸一致。但是，在一些特殊的应用场合往往需要形成尺寸大于掩膜层开口尺寸的通孔。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，形成尺寸大于掩膜层开口尺寸的硅通孔。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有具有开口的掩膜层，所述开口的宽度为第一尺寸；以所述掩膜层为掩膜，对所述半导体衬底进行第一刻蚀，在所述半导体衬底内形成第一凹槽，所述第一刻蚀形成的第一凹槽具有倾斜侧壁，并且所述第一凹槽的顶部宽度为第二尺寸，所述第二尺寸大于第一凹槽的底部宽度以及所述第一尺寸；沿所述第一凹槽对所述半导体衬底进行第二刻蚀，形成具有第二深度的第二凹槽，使所述第二凹槽的侧壁倾斜度低于所述第一凹槽的倾斜度；在进行第二刻蚀之后，对半导体衬底进行第三刻蚀，直到形成预设深度的通孔，所述第三刻蚀工艺包括循环交替的刻蚀步骤和沉积步骤。

可选的，所述第一刻蚀采用干法刻蚀工艺。

可选的，所述第一刻蚀中，采用的刻蚀气体为SF₆、C₄F₈和O₂的混合气体。

可选的，所述第一刻蚀的刻蚀温度为-10℃～50℃，反应腔压强为20mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，SF₆与总刻蚀气体的流量比为0.5～2，C₄F₈与O₂的流量比为0.5～2，刻蚀时间为5s～20s。

可选的，第一刻蚀中，SF₆的流量为200sccm～3000sccm，C₄F₈的流量为50sccm～1600sccm，O₂的流量为50sccm～2000sccm。

可选的，所述第二刻蚀采用干法刻蚀工艺。

可选的，所述第二刻蚀的横向刻蚀速率小于第一刻蚀的横向刻蚀速率。

可选的，所述第二刻蚀工艺采用的刻蚀气体为SF₆和O₂的混合气体。

可选的，所述第二刻蚀的刻蚀温度为-10℃～50℃，反应腔压强为20mTorr～200mTorr，源射频功率为1000W～5000W，偏置射频功率为0W～300W，SF₆与O₂的体积比为0.5～8，刻蚀时间为40s～200s。

可选的，第二刻蚀中，所述SF₆的流量为200sccm～3000sccm，O₂的流量为50sccm～1000sccm。

可选的，所述第三刻蚀的横向刻蚀速率小于第二刻蚀的横向刻蚀速率。