[发明专利]用于片上互连的定时校准

权利要求书

1.一种用于校准片上互连的方法，包括：

应用第一信号转换模式到所述片上互连的第一线以生成多个第一度量；以及

基于所述多个第一度量将延迟电路配置为调节所述第一线的延迟以落入大致以时钟信号的边沿为中心的预定延迟变化的范围内。

2.如权利要求1所述的方法，进一步包括应用第二信号转换模式到所述片上互连的所述第一线以生成多个第二度量，其中所述延迟电路基于所述多个第二度量进一步配置为调节所述第一线的所述延迟以落入所述预定延迟变化的所述范围内。

3.如权利要求1所述的方法，进一步包括：

确定与所述片上互连的所述第一线和其他线相关联的延迟分布；以及

定位所述时钟信号的所述边沿以使所述时钟信号的所述边沿大致处于所述延迟分布内的中心。

4.如权利要求1所述的方法，其中所述多个第一度量指示与所述第一线相关联的延迟相对于所述时钟信号的所述边沿是负的，并且其中所述延迟电路配置为增大与所述第一线相关联的所述延迟。

5.如权利要求1所述的方法，其中所述多个第一度量指示与所述第一线相关联的延迟相对于所述时钟信号的所述边沿是正的，并且其中所述延迟电路配置为减小与所述第一线相关联的所述延迟。

6.如权利要求1所述的方法，其中所述延迟电路配置为将与所述第一线相关联的延迟增大或减小等于所述预定延迟变化的所述范围的量。

7.如权利要求1所述的方法，其中所述延迟电路配置为将与所述第一线相关联的延迟增大或减小等于所述预定延迟变化的所述范围的整数倍的量。

8.如权利要求1所述的方法，其中所述预定延迟变化的所述范围与包括所述片上互连的芯片的目标良率相关联。

9.如权利要求1所述的方法，进一步包括，在配置之后，调节所述时钟信号以使所述时钟信号的所述边沿大致处于在所述第一线上所传送的信号的转换之间的中心。

10.如权利要求1所述的方法，进一步包括在所述片上互连的所述第一线上传送数据，并且在所述片上互连的第二线上传送所述时钟信号。

11.如权利要求1所述的方法，其中所述延迟电路配置为将在所述第一线上所传送的数据信号的上升沿延迟第一量并且将所述数据信号的下降沿延迟第二量。

12.如权利要求1所述的方法，进一步包括配置第二延迟电路以将所述时钟信号的上升沿延迟第一量并且将所述时钟信号的下降沿延迟第二量。

13.一种片上互连校准系统，包括：

校准模式生成单元，其配置为生成第一信号转换模式；

校准模式采集单元，其配置为生成多个第一度量；

延迟电路，其耦连到所述片上互连的第一线；以及

校准控制单元，其耦连到所述校准模式生成单元和校准模式采集单元并且配置为：

应用所述第一信号转换模式到所述片上互连的所述第一线以生成所述多个第一度量；以及

基于所述多个第一度量将所述延迟电路配置为调节所述第一线的延迟以落入大致以时钟信号的边沿为中心的预定延迟变化的范围内。

14.如权利要求13所述的片上互连校准系统，其中所述校准模式生成单元进一步配置为生成第二信号转换模式，所述校准模式采集单元进一步配置为生成多个第二度量，所述校准控制单元进一步配置为应用所述第二信号转换模式到所述片上互连的所述第一线以生成所述多个第二度量，并且基于所述多个第二度量将所述延迟电路配置为调节所述第一线的所述延迟以落入所述预定延迟变化的所述范围内。

15.如权利要求13所述的片上互连校准系统，进一步包括时钟切换单元，所述时钟切换单元耦连到所述校准控制单元并且配置为生成所述时钟信号。

16.如权利要求13所述的片上互连校准系统，进一步包括第二延迟单元，所述第二延迟单元耦连到传送所述时钟信号的第二线，其中所述校准控制单元将所述第二延迟单元配置为使所述时钟信号的所述边沿大致处于与所述片上互连的所述第一线和其他线相关联的延迟分布内的中心。