[发明专利]用于片上互连的定时校准

说明书

技术领域

本发明总地涉及定时（timing）校准，并且更具体地，涉及用于片上互连的定时校准。

背景技术

源同步的基于互补金属氧化物半导体（CMOS）中继器的互连为全局片上通信架构（fabric）提供简单、高性能的拓扑。然而随着硅裸片大小增大，片上互连的长度可以跨越10mm或更长，并且通信信道容易遭受许多定时误差源，包括归因于晶体管和线金属化失配的线延迟变化、串扰和电源引起的抖动（PSIJ）。

对于具有130um宽度和间距、50%相邻层利用率并且具有中继器大小以及为最小功率延迟乘积而进行优化的10mm低电平金属线，由于晶体管变化（慢过程、0.75V和125摄氏度），1-σ延迟变化为每线每极性转换大约8ps。如果跨这类线传送“单个1”，前导和尾随信号转换可以各自以σ=8ps就平均延迟展现呈正态分布的独立的定时偏移。这相当于对于4Gb/s切换（toggle）（或2GHz双倍数据速率时钟）和5.7ps偏差（即两个边沿之间的中点的净延迟偏移）来说，1-σ值具有2.3%的占空比失真（DCD）。示范性的片上网络包括一百个10mm信道，每个为10字节宽并且以每线4Gb/s操作（即在10mm上传递共4TB/s）。假定串扰、PSIJ和随机抖动（推断出感兴趣的误码率）总计0.44UI（110ps），并且触发器容差和时钟缓冲器偏差总计0.2UI（50ps），由于线延迟失配，对于包括片上网络的链路集合来说，统计的定时预算会预测0%的良率（yield）。换言之，以0%的良率，包括这类片上网络的芯片将不能以全速正常运行。

为源同步的基于CMOS中继器的互连拓扑所开发的串扰抑制方法可以将结果定时抖动限制于在高带宽密度（例如在28nm工艺节点下为每mm总线宽度30Tb/s的数量级）下大约200毫单位间隔（mUI）。+/-7%数量级的电源噪声可以导致对数据速率的显著调制（通过调制信号传播速度），这进一步地降低多达400mUI的有效定时裕度（margin）。在这类苛刻的环境中，线延迟失配可以使芯片无法正常操作，如以上关于“单个1”的传送所解释的，这导致严重的良率损失。线延迟失配、定时抖动和电源噪声的组合可以降低有效定时裕度，使得必须降低时钟频率以确保定时裕度约束被满足而使得芯片正常操作。特别是，当片上源同步的基于CMOS中继器的互连用作用于负责跨大部分芯片来每秒移动数太字节数据的大型片上网络的构件时，芯片可能出现故障。甚至在满足定时裕度约束的互连的线上所传送的单个信号的故障将很可能导致芯片的功能性故障。

当采用电源调节方案来抑制PSIJ并且提高能源效率时，可减小栅过驱动。经减小的栅过驱动会加剧在源同步的基于CMOS中继器的互连的不同线之间的延迟失配。片上互连的给定子信道中的各线彼此之间的延迟失配导致DCD和时钟对数据偏差，这降低良率。

因此，本领域需要的是用于片上源同步的基于CMOS中继器的互连的、抑制线延迟失配并且帮助提高芯片良率的定时校准技术。

发明内容

本发明的一个实施例阐述了用于片上源同步的基于CMOS中继器的互连的定时校准技术。可以应用两个转换模式来校准片上数据或时钟线的延迟。校准逻辑配置为应用转换模式并且之后基于所采集的校准模式来修整时钟和数据线的延迟。修整使用可配置延迟电路来调节时钟和数据线的延迟。

用于校准片上互连的本发明的各实施例包括应用第一信号转换模式到片上互连的第一线以生成多个第一度量。基于多个第一度量，延迟电路配置为调节第一线的延迟以落入大致以时钟信号的边沿为中心的预定延迟变化的范围内。

所公开的定时校准技术的一个优势是其可以用来针对片上互连降低线延迟失配，其转而帮助提高整体的芯片良率。

附图说明

因此，可以详细地理解本发明的上述特征，并且可以参考实施例得到对如上面所简要概括的本发明更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本发明的典型实施例，因此不应被认为是对其范围的限制，本发明可以具有其他等效的实施例。

图1A示出了根据本公开一个实施例的可配置延迟电路；

图1B示出了根据本公开一个实施例的、图1A的可配置延迟电路的级；

图1C示出了根据本公开一个实施例的、图1A的可配置延迟电路的延迟传输特性；

图2是根据本公开一个实施例的、示出了用于对可配置延迟电路进行配置的技术的流程图；

图3A是根据本公开一个实施例的、示出了包括用于子信道（同相子信道）的可配置延迟电路的片上互连定时校准系统的示意图；