[发明专利]一种Booth编码器及乘法器

权利要求书

1.一种Booth编码器，由Booth译码器和Booth选择器组成，其中，所述Booth译码器包括第一异或门、第一同或门、第一或非门、第一与门、第二与门和第一或门；所述Booth选择器包括第三与门、第四与门、第二或非门和第二同或门；

设A=a_n-1…a_i…a₀，B=b_n-1…b_i…b₀为基于模(2ⁿ-2^p-1)表示的需要相乘操作的两个操作数；

Booth译码器：所述第一异或门包括两个输入端，用于输入操作数B相邻的两位b[2k]和b[2k-1]，所述第一异或门的输出为1x[k]，作为Booth译码器的第一输出，输入到Booth选择器中；所述第一同或门包括两个输入端，用于输入操作数B相邻的两位b[2k]和b[2k+1]，所述第一同或门的输出输入到所述第一或非门；所述第一或非门包括两个输入端，分别用于输入所述第一异或门和所述第一同或门的输出，所述第一或非门的输出为2x[k]，输入到所述第二与门，作为Booth译码器的第二输出并输入到Booth选择器中；所述第一与门的两个输入端，分别用于输入所述第一异或门的输出1x[k]和操作数B的对应位b[2k+1]，所述第一与门的输出为s[k]·1x[k]，作为Booth译码器的第三输出；所述第二与门的两个输入端，分别用于输入第一或非门的输出2x[k]和操作数B的对应位b[2k+1]，所述第二与门的输出为s[k]·2x[k]，作为Booth译码器的第四输出；所述第一或门的两个输入端，分别用于输入所述第一与门和所述第二与门的输出，所述第一或门的输出为zp[k]，作为Booth译码器的第五输出输入到Booth选择器中；

Booth选择器：所述第三与门的两个输入端，分别用于输入操作数A的对应位a[i]和从Booth译码器输出的1x[k]，所述第三与门的输出输入到所述第二或非门的第一输入端；所述第四与门的两个输入端，分别用于输入操作数A的对应位a[i-1]和从Booth译码器输出的2x[k]，所述第四与门的输出输入到所述第二或非门的第二输入端；所述第二或非门的两个输入端，分别用于输入第三与门和第四与门的输出，所述第二或非门的输出输入到所述第二同或门；所述第二同或门的两个输入端，分别用于输入所述第二或非门的输入和从Booth译码器输出的zp[k]，所述第二同或门的输出记为pp[k][i]，作为所述Booth选择器的输出端。

2.基于权利要求1所述Booth编码器的模(2ⁿ-2^p-1)Booth乘法器，包括：Booth译码器阵列、Booth选择器阵列、压缩阵列和第一模(2ⁿ-2^p-1)加法器，第二模(2ⁿ-2^p-1)加法器和第三模(2ⁿ-2^p-1)加法器，设A和B为基于模(2ⁿ-2^p-1)表示的需要相乘操作的两个操作数，Y为模(2ⁿ-2^p-1)Booth乘法器的输出，具体连接方式如下：操作数A作为Booth选择器阵列的输入连接到Booth选择器阵列，操作数B作为Booth译码器阵列的输入连接到Booth译码器阵列，Booth译码器阵列的输出作为输入连接到Booth选择器阵列，Booth选择器阵列输出的个部分积作为输入连接到压缩阵列，Booth译码器阵列输出的修正项C输入到压缩阵列，其中，

#(s[k]·2x[k])#(s[k]·1x[k])#…#(s[0]·2x[0])#(s[0]·1x[0])

s[k]·1x[k]和s[k]·2x[k]，来自于Booth译码器阵列对应的Booth译码器第三输出和第四输出，#为连接符，用来连接对应位。

压缩阵列的两个输出分别输入到第一模(2ⁿ-2^p-1)加法器和第二模(2ⁿ-2^p-1)加法器，第一模(2ⁿ-2^p-1)加法器和第二模(2ⁿ-2^p-1)加法器的输出输入到第三(2ⁿ-2^p-1)模加法器，第三(2ⁿ-2^p-1)模加法器的输出即为所述模(2ⁿ-2^p-1)Booth乘法器Y。