[发明专利]一种Booth编码器及乘法器

说明书

技术领域

本发明属于计算机和集成电路领域，尤其涉及一种高速乘法器的设计。

背景技术

在介绍乘法器之前，先对余数系统(RNS，Residue Number Systems)做一说明。余数系统RNS是一种通过一组两两互质余数基的余数来描述数字的数值表征系统。由{m₁,m₂,…,m_L}组成的L个余数基，整数X，0≤X<M，其中M=m₁×m₂×…×m_L，在RNS系统中有唯一的表示方式为X={x₁,x₂,…,x_L}，其中表示X对于模m_i的余数。在余数系统中两个操作数进行操作，操作符为Θ，可以定义为：{z₁,z₂,…,z_L}={x₁,x₂,…,x_L}Θ{y₁,y₂,…,y_L}，其中这里Θ可以是模加法，模减法或模乘法。在余数系统中这些算术运算都是并行执行的，而且处理的都是很小的余数而不是一个很大的数。模(2ⁿ-2^p-1)乘法器可以广泛应用于Fermat数值转换和余数系统以及数字信号处理中，在余数系统中具有非常重要的意义。

在文献L.Li,J.Hu,Y.Chen,“An universal architecture for designing modulo(2ⁿ-2^p-1)multipliers”,IEICE Electronics Express,vol.9,no.3,pp.193-199,Feb.2012提出的乘法器结构需要一个n位×n位的乘法器，CSA压缩器，一个p位的加法器，三个n位的加法器；在文献A.A.Hiasat,“New Efficient Structure for a Modular Multiplier for RNS”,IEEE Trans.Computers,vol.49,no.2,pp.170-174,Feb.2000提出的乘法器结构需要一个n位×n位的乘法器，一个（n-p-2）位×（p+1）位的乘法器，CSA压缩器，2个n位的加法器，还有复杂的组合逻辑。因此它们耗费资源较多，速度较低。这两种结构都是先进行二进制的乘法运算，再在二进制的乘法运算结果上进行修正，这两种结构都存在修正逻辑过于复杂的问题。

发明内容

本发明的目的是为了解决现有的面向模(2ⁿ-2^p-1)乘法器耗费资源，速度较低的问题，提出了一种针对模(2^n-2^p-1)Booth乘法器的Booth编码器，以及基于该Booth编码器的模(2ⁿ-2^p-1)乘法器。

本发明的技术方案是：一种Booth编码器，由Booth译码器和Booth选择器组成，其中，所述Booth译码器包括第一异或门、第一同或门、第一或非门、第一与门、第二与门和第一或门；所述Booth选择器包括第三与门、第四与门、第二或非门和第二同或门；

设A=a_n-1…a_i…a₀，B=b_n-1…b_i…b₀为基于模(2ⁿ-2^p-1)表示的需要相乘操作的两个操作数；