[发明专利]三维单浮栅非易失性存储器装置

权利要求书

1.一种三维单浮栅非易失性存储器装置，其特征在于，所述三维单浮栅非易失性存储器装置包含：

一第一半导体鳍片，具有一第一端和第二端，且沿着自所述第一端到所述第二端的第一方向延伸，所述第一半导体鳍片包含：

一源极区，位于所述第一端；

一漏极区，位于所述第二端；以及

一通道区，延伸于所述源极区和所述漏极区之间；

一第二半导体鳍片，以平行于所述第一半导体鳍片的方向作延伸，而且与第一半导体鳍片相隔；以及

一浮栅，形成于所述第一半导体鳍片和所述第二半导体鳍片的上方，且与所述第一半导体鳍片和所述第二半导体鳍片电性绝缘，所述浮栅沿着一第二方向延伸而且完全覆盖所述通道区；

其中，所述通道区的电传导型相反于所述源极区以及所述漏极区；以及

其中，所述第一方向垂直于所述第二方向。

2.根据权利要求1所述的三维单浮栅非易失性存储器装置，其特征在于，所述第二半导体鳍片作为一控制栅。

3.根据权利要求1所述的三维单浮栅非易失性存储器装置，其特征在于，所述三维单浮栅非易失性存储器装置更包含：

一基底；以及

一隔离层，形成在所述基底上方；

其中所述第一半导体鳍片和所述第二半导体鳍片形成在所述隔离层上方；以及

其中所述浮栅沿着所述第二方向覆盖部分的所述隔离层。

4.根据权利要求1所述的三维单浮栅非易失性存储器装置，其特征在于，所述三维单浮栅非易失性存储器装置更包含：

一基底；

一外延硅结构，包含一生长于所述基底上的高浓度杂质埋入层；以及

多个沟槽，沿着所述第一半导体鳍片和所述第二半导体鳍片的侧壁而形成；

其中所述第一半导体鳍片和所述第二半导体鳍片形成于所述外延硅结构之上；

其中所述多个沟槽被一绝缘材质填补至一预定高度；以及

其中所述浮栅更沿着所述第二方向覆盖部分的所述绝缘材质。

5.根据权利要求2所述的三维单浮栅非易失性存储器装置，其特征在于，所述三维单浮栅非易失性存储器装置更包含：

一穿隧介电层，位在所述通道区和所述浮栅之间；以及

一耦合介电层，位在所述第二半导体鳍片和所述浮栅之间。

6.根据权利要求5所述的三维单浮栅非易失性存储器装置，其特征在于，当一电压V_CG被施加至所述控制栅时，所述浮栅的电压V_f表示如下：V_f=(V_CG×C_R)，其中C_R=C_CG/(C_CG+C_MOS)，以及其中C_CG为所述浮栅和所述控制栅间的电容值以及C_MOS为所述浮栅和所述通道区间的电容值。

7.根据权利要求5所述的三维单浮栅非易失性存储器装置，其特征在于，所述三维单浮栅非易失性存储器装置的阈值电压偏移量△V_thC表示如下：△V_thC=-Q/C_CG，其中Q是在所述浮栅上的电荷量，而C_CG是所述控制栅和所述浮栅间的耦合电容值。

8.根据权利要求5所述的三维单浮栅非易失性存储器装置，其特征在于，当所述浮栅内没有电荷储存时，一阈值电压V_thD接近于(V_thC×C_R)，其中C_R=C_CG/(C_CG+C_MOS)，其中C_CG为所述浮栅和所述控制栅间的电容值，而C_MOS为所述浮栅和所述通道区间的电容值，其中V_thD为所述三维单浮栅非易失性存储器装置将所述浮栅和所述控制栅相连接时的阈值电压，以及其中V_thC为所述三维单浮栅非易失性存储器装置的本质阈值电压。

9.根据权利要求5所述的三维单浮栅非易失性存储器装置，其特征在于，当一电压V_CG同时被施加至所述控制栅和所述浮栅时，从所述控制栅到所述浮栅不会产生电容耦合。