[发明专利]半导体集成电路装置

说明书

技术领域

本发明涉及具有熔丝元件的半导体集成电路装置。

背景技术

电压调节器、电压检测器由模拟处理电路、逻辑电路、电容、还有泄漏电阻等构成，在泄漏电阻部，以通过检查工序能够调整为所希望的电压的方式，设有电阻选择用的熔丝元件。

在图4、图5以及图6中示出此种现有的半导体集成电路装置的一例。图4为熔丝元件的俯视图，图5是沿着图4的A－A’的截面以及包含在其两侧分别配置的MOS晶体管和电阻体512的截面图，图6是沿着图4的B－B’的截面图。如图5所示，熔丝元件405设于元件分离绝缘膜503上，包括掺杂了与MOS晶体管的栅极电极405a相同导电材料的杂质的多晶Si膜。

多晶Si膜405被层间绝缘膜513和作为平坦化膜的BPSG膜514覆盖，到达多晶Si膜的两端部附近的接触孔415在BPSG膜514和层间绝缘膜513开孔。在BPSG膜514上，由第一层铝膜416形成的布线以经由图4所示的接触孔415与多晶Si膜405接触的方式被构图。铝膜416被将TEOS作为原料通过等离子体CVD法形成的第一层金属间绝缘膜518覆盖。

在该现有示例中，在第一层铝膜416之外还使用第二层铝膜(未图示)。因此，作为这些铝膜彼此之间的平坦化膜，SOG膜519通过旋转涂布、固化(curing)以及之后的回蚀刻(etch back)而在第一层金属间绝缘膜518上形成。SOG膜519被将TEOS作为原料通过等离子体CVD法形成的第二层金属间绝缘膜520覆盖。第二层金属间绝缘膜520被通过等离子体CVD法形成的作为外涂层(overcoat)膜的SiN膜521覆盖。

另外，在多晶Si膜405上，设有开口区域422，该开口区域422用于使用激光切断作为熔丝元件的该多晶Si膜405。开口区域422是使用将铝焊盘(未图示)上的SiN膜521蚀刻时的掩模同时蚀刻的，而由于是深蚀刻，故到达第一层金属间绝缘膜518。通过这样熔丝开口区域422到达第一层金属间绝缘膜518，使第一层金属间绝缘膜的表面平坦的SOG膜519成为路径，水分由于来自外部的水或者水蒸气而浸入，进入半导体集成电路的内部元件，成为半导体集成电路装置的长期可靠性不良的原因。特别是在PMOS晶体管中，当施加负的栅极偏压时，产生晶体管的阈值电压偏移,成为NBTI(Negative Bias Temperature Instability，负偏压温度不稳定性)的问题。

作为不使此种由从熔丝开口区域422的水分入侵引起的长期可靠性劣化的对策，介绍了在熔丝开口区域的外周通过第一层铝膜以成为障壁的方式形成密封件417，从而防止水分入侵IC内部的构造(例如，参照专利文献1、2)。

专利文献

专利文献1：日本特开平05－021605号公报；

专利文献2：日本特开平07－022508号公报。

发明内容

然而，在由用于防止从熔丝开口区域422的水分入侵的障壁的第一层铝膜形成的密封件417中，如图5以及图6所示，由于由多晶Si膜形成的熔丝元件405的有无引起的阶梯差的影像，存在密封件417的高度变低的区域。其结果，在如图5以及图6所示的现有的构造中，在回蚀刻时不能够充分地去除密封件417上的SOG膜519，位于熔丝开口区域422的内侧面的SOG膜519与位于内部元件侧的SOG膜519作为水分的路径而相连，有可能成为引起IC的特性劣化的要因。

本发明考虑此种问题而完成，其目的在于提供一种半导体集成电路装置，以改良熔丝元件上的层间绝缘膜的平坦性，完全地分开熔丝开口区域的内侧面与内部元件侧的SOG膜，防止对半导体集成电路的内部元件的水分入侵，从而提高可靠性。

在本发明的一个实施例中，为了解决上述问题，使用如下所述的方案。

首先，一种半导体集成电路装置，具有：

半导体衬底；

元件分离绝缘膜，设于所述半导体衬底的表面；

多个虚熔丝(dummy fuse)，由在所述元件分离绝缘膜上隔开间隔配置的第一多晶硅形成；

氮化硅膜，覆盖所述多个虚熔丝；

熔丝元件，由隔着所述氮化硅膜在所述多个虚熔丝之间配置的第二多晶硅形成；

绝缘膜，配置在所述熔丝元件以及所述多个虚熔丝上；

密封件，隔着所述绝缘膜，在所述熔丝元件以及所述多个虚熔丝上无缝隙地配置；

第一布线层，经由设于所述绝缘膜的连接孔连接于所述熔丝元件；