[发明专利]一种异步缓存方法、异步缓存器及集成电路

说明书

技术领域

本发明涉及缓存技术，尤其涉及一种异步缓存方法、异步缓存器及集成电路。

背景技术

FIFO(First Input First Output)缓存器是一种先进先出的数据缓存器，先进入的数据先从FIFO缓存器中读出，与RAM相比没有外部读写地址线，使用比较简单，但只能顺序写入数据，顺序的读出数据，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。

FIFO缓存器一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集，另一端为PCI总线，那么在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以使用FIFO缓存器，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO缓存器来达到数据匹配的目的。

根据FIFO工作时钟域，可以将FIFO缓存器分为同步FIFO缓存器和异步FIFO缓存器。同步FIFO缓存器是指读时钟和写时钟为同一个时钟，在时钟沿来临时同时发生读写操作；异步FIFO缓存器是指读写时钟不一致，读写时钟是互相独立的。

对于异步FIFO缓存器，目前一般多将FIFO缓存器的深度设计成2^N个地址块，其中，N为FIFO缓存器的宽度，但实际应用中可能需要的FIFO缓存器的深度往往比2^N小很多，例如：需要的FIFO缓存器的深度为100，但必须使用深度为2^7=128的FIFO缓存器。这样，会浪费FIFO缓存器的寻址空间，也会增加FIFO缓存器的占用空间，不利于使用FIFO缓存器的设备的小型化。

发明内容

为解决现有技术中的问题，本发明提供一种异步缓存方法、异步缓存器及集成电路。

本发明的技术方案是这样实现的：

本发明提供的一种异步缓存方法，该方法包括：

按照第二异步缓存器中间部分地址块的编码和虚拟地址块的编码对第一异步缓存器的地址块进行编码，所述第一异步缓存器的深度为小于第二异步缓存器的深度的任意偶数个地址块；

第一异步缓存器在读写数据过程中，按照读或写指针指示的地址块的编码确定自身的状态。

本发明还提供一种第一异步缓存器，该第一异步缓存器的深度为小于第二异步缓存器的深度的任意偶数个地址块，包括：任意偶数个地址块、状态指示器；其中，

所述任意偶数个地址块的编码为第二异步缓存器中间部分地址块的编码和虚拟地址块的编码；

所述状态指示器，配置为在读写数据过程中，按照读或写指针指示的地址块的编码确定第一异步缓存器的状态。

本发明还提供一种集成电路，该集成电路包括第一异步缓存器，该第一异步缓存器的深度为小于第二异步缓存器的深度的任意偶数个地址块，包括：任意偶数个地址块、状态指示器；其中，

所述任意偶数个地址块的编码为第二异步缓存器中间部分地址块的编码和虚拟地址块的编码；

所述状态指示器，配置为在读写数据过程中，按照读或写指针指示的地址块的编码确定第一异步缓存器的状态。

本发明实施例提供一种异步缓存方法、异步缓存器及集成电路，按照第二异步缓存器中间部分地址块的编码和虚拟地址块的编码对第一异步缓存器的地址块进行编码，所述第一异步缓存器的深度为小于第二异步缓存器的深度的任意偶数个地址块，所述第一异步缓存器在读写数据过程中，按照读或写指针指示的地址块的编码确定自身的状态；如此，能够使异步缓存器的深度更加符合需求，避免使用大深度异步缓存器时浪费较多寻址空间，并且结构简单，易于电路实现，尽可能的减小了异步缓存器的尺寸，更加利于使用异步缓存器的设备的小型化。

附图说明

图1为本发明实施例提供的异步缓存方法的流程示意图；

图2为本发明实施例提供的第一异步缓存器的结构示意图；

图3为本发明实施例提供的驱动芯片的结构示意图。

具体实施方式

本发明实施例中，按照第二异步缓存器中间部分地址块的编码和虚拟地址块的编码对第一异步缓存器的地址块进行编码，所述第一异步缓存器的深度为小于第二异步缓存器的深度的任意偶数个地址块，所述第一异步缓存器在读写数据过程中，按照读或写指针指示的地址块的编码确定自身的状态。

本发明实施例所述的第一异步缓存器、第二异步缓存器均可以是FIFO缓存器。

下面通过附图及具体实施例对本发明做进一步的详细说明。

本发明实施例实现一种异步缓存方法，如图1所示，该方法包括以下几个步骤：