[发明专利]CMOS晶体管的形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种CMOS晶体管的形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展。为了获得较好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能。控制载流子迁移率的一个关键要素是控制晶体管沟道中的应力，以提高驱动电流。目前，采用嵌入式锗硅（Embedded GeSi）技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS晶体管的源区和漏区，形成所述锗硅材料是为了引入硅和锗硅（SiGe）之间晶格失配形成的压应力，提高PMOS晶体管的性能。

同时由于传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，“后栅（gate last)”工艺为形成高K金属栅极晶体管的一个主要工艺。“后栅”工艺主要是在半导体衬底上先形成伪栅结构，然后在所述伪栅结构两侧的半导体衬底内形成源极和漏极，再在半导体衬底表面形成与伪栅结构表面齐平的介质层之后，去除所述伪栅结构，在所述介质层内形成凹槽，在所述凹槽内形成金属栅结构。

现有技术形成的CMOS晶体管的性能还有待进一步的提高。

发明内容

本发明解决的问题是提供一种CMOS晶体管的形成方法，提高形成的CMOS晶体管的性能。

为解决上述问题，本发明提供一种CMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域上形成有第一伪栅结构、位于所述第一伪栅结构两侧侧壁表面的第一侧墙、位于所述第一伪栅结构上的第一硬掩膜层、位于所述第一伪栅结构两侧的半导体衬底内的第一掺杂区，第二区域上形成有第二伪栅结构以及位于所述第二伪栅结构两侧侧壁表面的第二侧墙和位于所述第二伪栅结构两侧的半导体衬底内的第二掺杂区；在所述第一硬掩膜层和第二伪栅结构上形成第二硬掩膜层，所述第一伪栅结构顶部的第二硬掩膜层的表面高于第二伪栅极顶部的第二硬掩膜层的表面；在所述半导体衬底表面形成覆盖第二硬掩膜层的填充层，以及位于第二区域上的部分填充层表面的掩膜层；刻蚀第一区域上的部分厚度的填充层以及位于第一伪栅结构顶部的部分第二硬掩膜层；去除填充层、掩膜层和第二硬掩膜层，形成覆盖所述第一伪栅结构的第一应力层和覆盖第二伪栅结构的第二应力层。

可选的，所述填充层的材料为底部抗反射材料或有机硅氧烷材料。

可选的，所述填充层的厚度为

可选的，所述掩膜层的材料为光刻胶。

可选的，所述掩膜层的厚度为

可选的，采用湿法刻蚀工艺去除所述填充层和掩膜层，所述刻蚀溶液为硫酸和H₂O₂的混合溶液。

可选的，所述第一侧墙包括位于第一伪栅结构侧壁表面的内侧墙；所述第二侧墙包括位于所述第二伪栅结构侧壁表面的内侧墙和位于所述内侧墙表面的隔离侧墙。

可选的，所述第一硬掩膜层的材料为氮化硅、第二硬掩膜层的材料为氮化硅。

可选的，采用反应离子刻蚀工艺刻蚀所述部分厚度的填充层以及位于第一伪栅结构顶部的部分第二硬掩膜层。

可选的，还包括刻蚀部分位于第一伪栅结构顶部的部分厚度的第一硬掩膜层。

可选的，刻蚀第一伪栅结构顶部的部分第二硬掩膜层之后，所述第一伪栅结构顶部剩余的第一硬掩膜层的厚度为

可选的，所述第二掺杂区的形成方法包括：在形成所述第一伪栅结构表面的第一硬掩膜层之后，刻蚀所述第二栅极结构两侧的部分半导体衬底的第二区域，形成沟槽；在所述沟槽内填充半导体材料，形成第二掺杂区。

可选的，所述半导体材料为SiGe。

可选的，所述第二掺杂区内掺杂有P型离子。

可选的，所述第二硬掩膜层暴露出所述第一掺杂区和第二掺杂区的表面。

可选的，还包括：以所述第二硬掩膜层为掩膜，在所述第一掺杂区表面形成第一金属硅化物层，在所述第二掺杂区表面形成第二金属硅化物层。

可选的，还包括：在所述半导体衬底、第一应力层、第二应力层表面形成介质材料层，以所述第一伪栅极顶部表面和第二伪栅极顶部表面作为停止层，对所述介质材料层进行平坦化，形成表面与第一伪栅结构、第二伪栅结构的顶部表面齐平的介质层。