[发明专利]半导体集成电路器件及其制造方法

权利要求书

1.一种半导体集成电路器件，包括：

第一晶体管；以及

第二晶体管，具有高于所述第一晶体管的阈值电压和处于比所述第一晶体管低的水平的漏电流，其中

所述第一晶体管包括：非掺杂第一沟道区域；以及第一屏蔽区域，接触所述第一沟道区域且位于所述第一沟道区域的正下方，

所述第二晶体管包括：非掺杂第二沟道区域；以及第二屏蔽区域，接触所述第二沟道区域且位于所述第二沟道区域的正下方，

所述第一沟道区域的杂质浓度分布等于所述第二沟道区域的杂质浓度分布，

所述第一屏蔽区域的杂质浓度分布等于所述第二屏蔽区域的杂质浓度分布，

所述第一晶体管的有效沟道长度短于所述第二晶体管的有效沟道长度，

所述第一晶体管的栅极长度等于所述第二晶体管的栅极长度，

接触所述第二沟道区域的所述第二晶体管的源极区域的杂质浓度低于接触所述第一沟道区域的所述第一晶体管的源极区域的杂质浓度，以及

接触所述第二沟道区域的所述第二晶体管的漏极区域的杂质浓度低于接触所述第一沟道区域的所述第一晶体管的漏极区域的杂质浓度。

2.根据权利要求1所述的半导体集成电路器件，其中，

所述第二晶体管的源极区域的杂质浓度的梯度不及所述第一晶体管的源极区域的杂质浓度的梯度陡峭，所述第二晶体管的漏极区域的杂质浓度的梯度不及所述第一晶体管的漏极区域的杂质浓度的梯度陡峭。

3.根据权利要求1或2所述的半导体集成电路器件，其中，

体偏压被施加到所述第一晶体管和所述第二晶体管的每一个。

4.根据权利要求1所述的半导体集成电路器件，还包括：

第三晶体管，其具有的有效沟道长度大于所述第二晶体管的有效沟道长度；以及

所述第三晶体管具有高于所述第二晶体管的阈值电压和处于比所述第二晶体管低的水平的漏电流。

5.根据权利要求4所述的半导体集成电路器件，其中，

所述第三晶体管的源极区域的杂质与所述第二晶体管的源极区域的杂质相同，

所述第三晶体管的漏极区域的杂质与所述第二晶体管的漏极区域的杂质相同，以及

所述第三晶体管是以比驱动所述第二晶体管的电压高的电压驱动的晶体管。

6.根据权利要求4所述的半导体集成电路器件，其中，

所述第一晶体管、第二晶体管以及第三晶体管的每一个的栅极电极是金属栅极。

7.一种半导体集成电路器件，其中，

第一电路和第二电路形成共用于第一产品组和第二产品组的电路宏，所述第一电路包括第一晶体管，所述第二电路包括第二晶体管且具有高于所述第一电路的阈值电压以及处于比所述第一电路低的水平的漏电流，

当所述电路宏用于所述第一产品组时，通过使用所述第一晶体管的第一沟道区域中和所述第二晶体管的第二沟道区域中的各杂质浓度之间的差，包括掺杂的所述第一沟道区域的所述第一晶体管的第一阈值电压被调整为低于包括掺杂的所述第二沟道区域的所述第二晶体管的第二阈值电压，以及

当所述电路宏用于所述第二产品组时，通过使用包括非掺杂的第一沟道区域的所述第一晶体管的第一栅极长度和包括非掺杂的第二沟道区域的所述第二晶体管的第二栅极长度之间的差，所述第一阈值电压被调整为低于所述第二阈值电压，以及所述第二产品组中的所述第一晶体管和第二晶体管中的最小栅极长度被调整为短于所述第一产品组中的所述第一晶体管和第二晶体管中的最小栅极长度。

8.根据权利要求7所述的半导体集成电路器件，其中，

所述第一产品组和所述第二产品组的每一个包括有效沟道长度大于所述第二晶体管的第二有效沟道长度的第三晶体管，并且还包括操作速度低于所述第二电路以及漏电流处于比所述第二电路低的水平的第三电路，

当所述电路宏用于所述第一产品组时，通过使用沟道区域中的杂质浓度，所述第三晶体管的第三阈值电压被调整为高于所述第二晶体管的所述第二阈值电压，以及

当所述电路宏用于所述第二产品组时，通过使用栅极长度，所述第三阈值电压被调整为高于所述第二阈值电压。