[发明专利]半导体集成电路器件及其制造方法

说明书

技术领域

本发明涉及一种半导体集成电路器件及其制造方法，尤其涉及其中集成有具有不同阈值电压和不同导通电流或截止电流的多个晶体管的半导体集成电路器件及其制造方法。

背景技术

在半导体器件中，具有低阈值电压V_th和高水平导通电流I_on的晶体管（低V_th晶体管）和具有高阈值电压V_th和低水平截止电流I_off的晶体管（高V_th晶体管）在大部分情况下被嵌入在一起。多阈值CMOS（MT-CMOS）已知为这种半导体器件。

为了实施这种高V_th晶体管和低V_th晶体管被嵌入在一起的半导体集成电路器件（例如，前述MT-CMOS），高V_th晶体管中的沟道掺杂浓度可以适当地增加，或者可选择地，高V_th晶体管的栅极长度可以适当地增加。

前一种方法具有允许低V_th晶体管和高V_th晶体管的每一个以最小栅极长度实施且允许电路面积减小的优点。另一方面，虽然电路面积增加，然而后一种方法由于低V_th晶体管和高V_th晶体管共同的沟道掺杂量，从而具有允许减少制造工艺步骤的数量的优点。通过是将较高优先级给予减少电路面积还是减少制造工艺步骤的数量来确定是选择前一种方法还是后一种方法。然而，传统的晶体管结构中实际选择后一种方法的情况很少。

图41为半导体集成电路器件的示意性主要部分剖视图，该半导体集成电路器件中，晶体管的每一个设置有相同的栅极长度以具有可控制的沟道掺杂浓度。栅极电极203₁和203₂经由栅极绝缘膜202被设置在半导体衬底201的上方。源极/漏极区域204₁和204₂被设置在每一个栅极电极203₁和203₂的两侧。

此时，通过改变沟道掺杂区域205₁和205₂中的杂质浓度，控制每一个晶体管的阈值电压V_th。包括低浓度沟道掺杂区域205₁的晶体管用作具有低阈值电压V_th和高水平导通电流I_on的晶体管。另一方面，包括高浓度沟道掺杂区域205₂的晶体管用作具有高阈值电压V_th和低水平漏电流I_off的晶体管。

由于这种沟道掺杂在芯片的阈值电压V_th中引起随机掺杂剂波动（RDF），因而提出形成非掺杂外延层的沟道区域（参见A.Asenov等，电气和电子工程师协会电子器件会报，第46卷，第8号，1999年8月，美国专利6482714）。

图42为使用非掺杂层作为沟道区域的传统晶体管的示意性剖视图。高杂质浓度屏蔽层（screen layer）212被设置在半导体衬底211与厚度为大约20nm至25nm的非掺杂沟道层213之间。应注意，附图标记214、215以及216分别表示栅极绝缘膜、栅极电极以及源极/漏极区域。

在这种情况下，为了控制阈值电压V_th且防止源-漏穿通，设置屏蔽层212。此时，由于在屏蔽层212与栅极电极215正下方的位置离开非掺杂沟道层213的厚度的情况下，阈值电压V_th被控制，所以屏蔽层212被掺杂为具有大约1×10¹⁹cm^-3的高浓度。

通过设置这种非掺杂沟道层，芯片中的阈值电压V_th中的波动能够被减小到允许超低电压操作。应注意，为了补偿各个芯片中的阈值电压V_th中的系统性波动，期望的是使用ABB（自适应体偏压控制）。

（相关技术）

1、第3863267号日本专利

2、USP6482714

3、A.Asenov等，电气和电子工程师协会电子器件会报，第46卷，第8号，1999年8月