[发明专利]半导体器件及其制造方法

权利要求书

1.一种用于制造集成电路器件的方法，所述方法包括：

提供前体，所述前体包括：

衬底，具有第一金属氧化物半导体（MOS）区和第二MOS区；

形成在所述第一MOS区中的第一栅极区和第一源极/漏极区，所述第一栅极区包括第一半导体层堆叠件；和

形成在所述第二MOS区中的第二栅极区和第二源极/漏极区，所述第二栅极区包括第二半导体层堆叠件；

横向露出所述第一栅极区中的所述第一半导体层堆叠件；

氧化所述第一半导体层堆叠件以形成第一外氧化物层和第一内纳米线，所述第一内纳米线从所述第一源极区延伸至所述第一漏极区；

去除所述第一外氧化物层以露出所述第一栅极区中的所述第一内纳米线；

形成包裹环绕所述第一内纳米线的第一高k/金属栅极（HK/MG）堆叠件；

横向露出所述第二栅极区中的所述第二半导体层堆叠件；

氧化所述第二半导体层堆叠件以形成第二外氧化物层和第二内纳米线，所述第二内纳米线从所述第二源极区延伸至所述第二漏极区；

去除所述第二外氧化物层以露出所述第二栅极区中的所述第二内纳米线；以及

形成包裹环绕所述第二内纳米线的第二HK/MG堆叠件。

2.根据权利要求1所述的方法，其中，所述第一MOS区是P型金属氧化物半导体（PMOS）区，并且所述第一半导体层堆叠件包括交替设置在所述第一MOS区中的所述衬底上方的一个或多个第一层以及一个或多个第二层。

3.根据权利要求1所述的方法，其中，所述第二MOS区是N型金属氧化物半导体（NMOS）区，并且所述第二半导体层堆叠件包括设置在所述第二MOS区中的所述衬底上方的第三层，以及设置在所述第三层上方的第四层。

4.根据权利要求1所述的方法，其中，所述第一MOS区中的所述第一栅极的高度低于所述第二MOS区中的所述第二栅极的高度。

5.根据权利要求3所述的方法，还包括：

在氧化所述第二半导体层堆叠件中的所述第四层之前，去除所述第三层。

6.根据权利要求1所述的方法，其中，所述第一MOS区是NMOS区，而所述第二MOS区是PMOS区。

7.根据权利要求2所述的方法，还包括：

通过使用n型掺杂剂掺杂所述PMOS区中的所述衬底的上部，形成第一抗穿通（APT）区。

8.根据权利要求3所述的方法，还包括：

通过使用p型掺杂剂掺杂所述NMOS区中的所述衬底的上部，形成第二APT区。

9.一种集成电路器件，包括：

衬底，具有N型金属氧化物半导体（NMOS）区和P型金属氧化物半导体（PMOS）区；

第一栅极区和第一源极/漏极部件，通过所述NMOS区中的所述第一栅极区将所述第一源极/漏极部件间隔开；和

第二栅极区和第二源极/漏极部件，通过所述PMOS区中的所述第二栅极区将所述第二源极/漏极部件间隔开，

其中，所述第一栅极区包括第一鳍状结构，以及位于所述第一鳍状结构上方的第一纳米线，所述第一纳米线包括第一半导体材料并且所述第一纳米线从第一源极部件延伸至第一漏极部件，以及

其中，所述第二栅极区包括第二鳍状结构，以及位于所述第二鳍状结构上方的第二纳米线，所述第二纳米线包括第二半导体材料并且所述第二纳米线从第二源极部件延伸至第二漏极部件。

10.一种集成电路器件，包括：

衬底，包括金属氧化物半导体（MOS）区；

栅极区，设置在所述衬底上方；以及

源极/漏极部件，通过所述栅极区间隔开，所述栅极区包括：

鳍状结构；和

纳米线，形成于所述鳍状结构上方，所述纳米线从源极部件延伸至相应的漏极部件，

其中，所述纳米线包括选自由Si和SiGe组成的组中的半导体材料。