[发明专利]用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器

说明书

技术领域

本发明属于电路设计和数据传输技术领域，特别涉及一种用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器。

背景技术

高速串行接口主要包括发射端和接收端两个部分，其实现的功能是：在发射端，利用高速时钟采样技术将低速的并行信号转化成高速的串行信号，之后在信道中传输；在接收端，从接收到的数据中提取时钟和数据信号，并利用串并转换电路再将高速的串行信号转化成低速的并行信号。由于实际的信道不可能完全满足理想的波形传输无失真条件，因而信道失真是不可避免的。而信道失真又将引起传输数据的符号间干扰（ISI），从而产生误码，降低信号完整性。克服ISI的一种有效途径是在高速串行接口电路中采用均衡器来补偿信道的衰减，使接收到的信号尽可能地接近无失真，提高通信质量。

目前，应用于高速串行接口的均衡器主要有三种：前馈均衡器（FFE）、连续时间线性均衡器(CTLE)和判决反馈均衡器(DFE)，其中在高速串行接口的接收端应用最为广泛且均衡效果最为明显的是判决反馈均衡器。相比于其它种类的均衡器，判决反馈均衡器具有均衡能力强且不放大噪声等优点，但由于反馈环路的存在，判决反馈均衡器是非线性的，其设计复杂度和困难度也是最大的，因而判决反馈均衡器电路设计一直是高速串行接口电路设计中的难点之一。

根据采样时钟速率的不同，判决反馈均衡器分为全速、半速和1/4速率等结构，其中采样时钟速率越低的电路设计复杂度越高，但同时也可以降低高速串行接口接收端其它部分电路的复杂度，从总体上说会大大降低整个接收端系统的功耗。此外，根据反馈数据级数的不同，判决反馈均衡器还可以分为1抽头（tap）、2抽头和多抽头等结构，其中抽头数越多，均衡器的均衡能力越强，设计的复杂度和难度也越大。当高速串行接口的数据传输速率达到10Gbps甚至以上时，信道的衰减也越强，ISI也就越大，同时系统的功耗也将是一个突出问题。从均衡能力和功耗两方面考虑，设计一款同时具有低采样时钟速率和多个抽头的判决反馈均衡器是十分必要的。

目前针对低采样时钟速率的应用，一种新的技术即软判决技术被提出。这种技术的特点就是利用分别位于在加法器前后的采样保持模块和锁存器来对数据进行采样和判决，而不像之前经典的DFE结构是完全依靠位于加法器后面的级联的锁存器对数据进行判决。此技术的优势在于具有更快的判决反馈速度和更低的功耗，可以很好地应用到半速率或1/4速率的DFE结构中，但目前常见的最多只有2抽头的结构。本发明也是利用软判决技术，但是优化了采样保持模块，并将抽头数扩展到4，实现了1/4速率时钟采样、4抽头的DFE结构，同时具有低功耗和均衡器能力强的特点。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提供一种用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，均衡器电路采取1/4速率时钟采样、4抽头的结构，具有功耗低、均衡能力强以及设计复杂度低的特点。

为了实现上述目的，本发明采用的技术方案是：

一种用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，其特征在于，包括有四条结构相同的通路，依次为第一通路、第二通路、第三通路和第四通路，第一通路的上一通路为第四通路，第四通路的下一通路为第一通路；每条通路均由1个采样保持模块、1个加法器以及2个锁存器组成，采样保持模块利用1对相移为90度的时钟信号对当前输入的数据进行采样，得到1/4速率的数据，当前通路与下一通路具有共同的一个时钟信号；加法器的输入端分别接当前通路上得到的1/4速率数据、当前通路上二级锁存器的输出、下一通路上二级锁存器的输出以及其它两个通路上一级锁存器的输出；一级锁存器的输入端分别接当前通路上的加法器输出以及上一通路中与当前通路不同的时钟信号；二级锁存器的输入端分别接当前通路上的一级锁存器输出以及当前通路中与上一通路不同的时钟信号。

所述第一通路由第一采样保持模块、第一加法器、第一一级锁存器和第一二级锁存器组成，其中：

所述第一采样保持模块包括第一差分输入端、第一时钟输入端、第二时钟输入端和第一差分输出端；第一采样保持模块的第一差分输入端用于输入接收到的已经过信道衰减的数据，第一采样保持模块的第一时钟输入端用于输入1/4速率的时钟信号CLK3，第一采样保持模块的第二时钟输入端用于输入与CLK3相位相差90度的1/4速率时钟信号CLK4，第一采样保持模块的第一差分输出端用于输出采样保持后的第一路1/4速率数据；