[发明专利]NAND闪速存储器中的分级共同电源线结构

说明书

本申请为申请号为200880114063.2、申请日为2008年12月19日、发明名称为“NAND闪速存储器中的分级共同电源线结构”的申请的分案申请。

相关申请

本发明要求2007年12月21日提交的美国临时专利申请No.61/015,909的优先权，在此通过引用并入其全部内容。

技术领域

本发明总体涉及NAND（与非）闪速存储器，具体涉及用于这种存储器的分级的共同电源线结构。

背景技术

NAND闪速存储器被提出作为替代个人计算机（PC）系统和服务器中长期使用的硬盘驱动器的主要存储部件。NAND闪速存储器用“穿隧注入”进行写入，用“穿隧释放”进行擦除。这种写入和擦除使用也称为Fowler-Nordheim穿隧注入的量子隧穿效应，其中，通过一层薄的电绝缘层（栅极氧化物）将载流子注入电导体。

NAND闪速存储器在半导体存储器系统中的最新扩展可至少部分归因于相对低的功耗特征，这使NAND闪速存储器特别适用于移动产品。

NAND闪速存储器被布置成多个闪速存储单元串。位线和每个NAND存储单元串相关联。字线横过多个NAND存储单元串。因而，通过选择（即通过在其上施加适当的电压）特定位线和特定字线，可以选择特定闪速存储单元进行写入。

对闪速存储单元进行编程时，向闪速存储单元的控制栅极施加编程电压，且将和包括该闪速存储单元的NAND存储单元串相关联的位线接地。来自p阱的电子注入闪速存储单元的浮接栅极。随着电子在浮接栅极聚集，浮接栅极带有负电荷，闪速存储单元的门限电压升高。为了向被编程的闪速存储单元的控制栅极施加编程电压，将该编程电压施加到适当的字线上。字线还连接到使用同一字线的每个其他NAND存储单元串的一个闪速存储单元的控制栅极。希望对字线上的一个闪速存储单元进行编程而不对连接到同一字线的其他闪速存储单元进行编程时会出现问题。由于将编程电压施加到连接到字线的所有闪速存储单元的控制栅极，字线上的未选的闪速存储单元（不对其编程的闪速存储单元），特别是和所选进行编程的闪速存储单元相邻的闪速存储单元可能会无意中被编程。对所选字线上的未选闪速存储单元的无意编程称为“编程干扰”。

可用几种技术来防止编程干扰。一种称为“自增压”的方法中，在编程中，将未选位线电隔离，向未选字线施加传输电压（pass voltage）（例如10V）。未选字线和未选位线耦合，使未选位线的沟道中存在电压（例如8V），从而倾向于降低编程干扰。自增压使得沟道中存在电压增加。电压增加倾向于降低穿隧氧化物上的电压并降低编程干扰。

工艺技术的最新改进使得可实现更小的晶体管，并且降低了主电源电压（V_DD）电平。这种V_DD电平降低用于防止由对薄栅极氧化物隧穿操作的高电应力造成的晶体管损坏。

然而，V_DD电平降低减小了上述自增压编程方法（其中未选位线是电隔离的）的效用。为了防止在与向其施加编程高电压（V_pgm）的字线连接的闪速存储单元沟道中的编程干扰，相关的编程抑制位线电压（至少V_DD）应该保持尽可能高。

附图说明

根据下文结合附图的详细描述，实施例的其他特征和益处将变得显而易见，其中：

图1示出一对NAND存储单元串；

图2是根据实施例的包括多个NAND闪速单元块的分级共同电源线结构的框图，每个NAND闪速单元块和本地开关逻辑单元和组合的行解码器和字线驱动器相关；

图3是图2的一个NAND闪速单元块的框图，其具有相关的本地开关逻辑单元和组合的行解码器和字线驱动器；

图4是图3中组合的行解码器和字线驱动器的框图，其包括行解码器、本地电荷泵和字线驱动器；

图5A是图4行解码器的示意图；

图5B是图4行解码器的时序图；

图6是图4本地电荷泵的示意图；

图7是图4字线驱动器的示意图；

图8是图3中本地开关逻辑单元的框图；

图9示出图3中NAND闪速单元块的元件；以及

图10是图3中具有相关的本地开关逻辑单元和组合的行解码器和字线驱动器的NAND闪速单元块的时序图。

具体实施方式