[发明专利]嵌入式锗硅工艺中静态随机存储器及写入冗余度改善方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种嵌入式锗硅工艺中静态随机存储器及写入冗余度改善方法。

背景技术

嵌入式锗硅工艺中静态随机存储器（Static Random Access Memory,SRAM）作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。

通常地，所述90nm以下的嵌入式锗硅工艺中静态随机存储器之版图包括有源区、多晶硅栅，以及接触孔三个层次，并在所述版图区域上分别形成控制管，所述控制管为NMOS器件；下拉管（Pull Down MOS），所述下拉管为NMOS器件；上拉管（Pull Up MOS），所述上拉管为PMOS器件。但是，在现有嵌入式锗硅工艺中静态随机存储器中，所述上拉晶体管之等效电阻较小，进而导致所述静态存储器的写入冗余度（Write Margin）较小。寻求一种增大所述上拉晶体管之等效电阻，以提高所述嵌入式锗硅工艺中静态随机存储器及写入冗余度改善方法之写入冗余度的方法已成为本领域亟待解决的问题之一。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种嵌入式锗硅工艺中静态随机存储器及写入冗余度改善方法。

发明内容

本发明是针对现有技术中，所述传统的嵌入式锗硅工艺中静态随机存储器之上拉晶体管的等效电阻较小，进而导致所述静态存储器的写入冗余度（Write Margin）较小等缺陷提供一种嵌入式锗硅工艺中静态随机存储器。

本发明之又一目的是针对现有技术中，所述传统的嵌入式锗硅工艺中静态随机存储器之上拉晶体管之等效电阻较小，进而导致所述静态存储器的写入冗余度（Write Margin）较小等缺陷提供一种嵌入式锗硅工艺中静态随机存储器写入冗余度改善的方法。

为实现本发明之目的，本发明提供一种嵌入式锗硅工艺中静态随机存储器，所述嵌入式锗硅工艺中静态随机存储器包括：硅基衬底，并在所述硅基衬底内间隔设置用于电气隔离的浅沟槽隔离；NMOS器件，设置在所述浅沟槽隔离之间，所述NMOS器件之栅极设置在所述硅基衬底上，所述NMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内；PMOS器件，设置在所述浅沟槽隔离之间，所述PMOS器件之栅极设置在所述硅基衬底上，所述PMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内，且在所述PMOS器件之源极区和漏极区中设置嵌入式锗硅；上拉晶体管，所述上拉晶体管为PMOS半导体，并设置在所述浅沟槽隔离之间，所述上拉晶体管之栅极设置在所述硅基衬底上，所述上拉晶体管之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内。

可选地，所述嵌入式锗硅工艺应用于45nm以下工艺。

为实现本发明之又一目的，本发明提供一种嵌入式锗硅工艺中静态随机存储器的写入冗余度改善方法，所述方法包括：

执行步骤S1：提供硅基衬底，并在所述硅基衬底内间隔设置用于电气隔离的浅沟槽隔离；

执行步骤S2：在所述浅沟槽隔离之间设置NMOS器件，所述NMOS器件之栅极设置在所述硅基衬底上，所述NMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内；

执行步骤S3：在所述浅沟槽隔离之间设置PMOS器件，所述PMOS器件之栅极设置在所述硅基衬底上，所述PMOS器件之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内，且在所述PMOS器件之源极区和漏极区中设置嵌入式锗硅；

执行步骤S4：在所述浅沟槽隔离之间设置上拉晶体管，所述上拉晶体管为PMOS半导体，所述上拉晶体管之栅极设置在所述硅基衬底上，所述上拉晶体管之源极区、漏极区分别设置在所述栅极两侧之硅基衬底内。

可选地，对所述静态随机存储器之PMOS器件的源极区、漏极区中设置内嵌式锗硅，增加所述PMOS器件沟道中的压应力，从而提高所述PMOS器件之空穴迁移率。

可选地，对所述上拉晶体管之源极区、漏极区内不设置所述内嵌式锗硅，使得所述上拉晶体管在沟道方向上的压应力减小，降低所述上拉晶体管的载流子迁移率，增大了所述上拉晶体管的等效电阻，进而提高了所述静态随机存储器写入冗余度。