[发明专利]一种半导体器件的制备方法

说明书

技术领域

本发明属于半导体器件的制造领域，涉及一种半导体器件的制备方法。

背景技术

闪存存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种存储器元件。

典型的闪存存储器组件乃堆栈式栅极结构，以掺杂的多晶硅制作浮置栅极与控制栅极。浮置栅极处于浮置状态，无任何电路与之连接，浮置栅极与控制栅极间以栅极间介电层相隔，浮置栅极与基底以隧穿介电层相隔；而控制栅极则与字线相连接。

在浮置栅极的制备过程中，通常采用化学机械抛光法（CMP，Chemical Mechanical Polishing）对浮置栅极多晶硅层进行平坦化处理。但由于浮置栅极多晶硅层形成以后要进行离子掺杂处理，因此，对于形成的多晶硅层是先进行平坦化处理还是先进行掺杂处理是一个值得探讨的问题。由于现有CMP工艺技术的限制，对CMP工艺的精度很难控制，很难保证多晶硅层平坦化处理后厚度的均匀性，有时平坦化处理后的多晶硅层的厚度差甚至会超过10nm。在这样的条件下对多晶硅层进行离子掺杂，会导致较厚的多晶硅层处离子掺杂不够，而较薄的多晶硅层处离子可能会穿过多晶硅层进入半导体衬底中，这将大大影响该多晶硅层掺杂的均匀性，进而对浮置栅极及整个器件的性能产生严重的影响。如果在CMP之前对多晶硅层进行离子掺杂，在热扩散的条件下，多晶硅层就会掺杂的比较均匀，也不会存在离子穿过多晶硅层进入半导体衬底的现象。因此，在现有浮置栅极的制备过程中，通常是先对多晶硅层进行离子掺杂，再对其进行平坦化处理。

现有浮置栅极的制备过程如图1a至图1f所示。如图1a所示，提供一半导体衬底10，在半导体衬底10内形成隔离结构11以隔离出有源区12，隔离结构11的表面高于半导体衬底10。如图1b所示，在有源区12上形成隧穿氧化层13。如图1c所示，在隧穿氧化层13和隔离结构11上形成本征多晶硅层14。如图1d所示，在本征多晶硅层14上形成一层具有开口结构的掩膜层16，掩膜层16开口位置对应于浮置栅极17的位置，而后对浮置栅极17进行N型掺杂。图1e为对应于图1d的俯视图，从图1e中可知，掩膜层16覆盖了包括选择栅极18在内的整个多晶硅层，仅留开口于浮置栅极17的位置，这使得N型掺杂的区域仅为浮置栅极17。如图1f所示，去除掩膜层16，并对所述N型掺杂的多晶硅层15进行平坦化处理，形成浮置栅极17。

由于多晶硅在掺杂后电势会发生变化，而CMP又是一个电化学抛光和物理抛光相结合的抛光方法，多晶硅电势的变化必定会对其抛光速率产生影响，掺杂后多晶硅的移除速率与未掺杂多晶硅的移除速率明显不同。掺杂后多晶硅移除速率的变化与抛光液和多晶硅掺杂元素类型有关，但无论如何都将使得CMP的均匀性受到了明显的影响。而在现有浮置栅极的制备过程中，掺杂的区域非常小，仅为浮置栅极，较大的未掺杂区域必定会使得其在CMP的过程中存在大量的多晶硅残留，残留的多晶硅会在后续闪存存储器使用的过程中导致浮置栅极发生短路。而如果要去除残留的多晶硅而对整个多晶硅层进行进一步的CMP，将会导致浮置栅极多晶硅损耗。浮置栅极多晶硅的损耗会导致控制栅对沟道的耦合率下降，从而使得闪存存储器的写入和擦除的速率变慢。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件的制备方法，用于解决现有浮置栅极的制备过程中对多晶硅层进行平坦化处理时CMP均匀性较差，使得多晶硅层未掺杂区域存在大量的多晶硅残留，进而会在后续闪存存储器使用的过程中导致浮置栅极发生短路的问题或者为了去除多晶硅层未掺杂区域残留的多晶硅而进行进一步的CMP，导致浮置栅极多晶硅损耗，进而导致控制栅对沟道的耦合率下降，从而使得闪存存储器的写和擦得数率变慢的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体器件的制备方法，所述方法至少包括：

1)提供一半导体衬底，所述半导体衬底内形成有用于隔离有源区的隔离结构，隔离结构的表面高于半导体衬底；

2)在所述半导体衬底的有源区上形成隧穿氧化层；

3)在所述隧穿氧化层和隔离结构上形成本征多晶硅层；

4)在所述本征多晶硅层上预设的选择栅极对应的位置形成一层掩膜层，然后对暴露的本征多晶硅层进行N型掺杂；

5)去除掩膜层，并对所述N型掺杂的多晶硅层进行平坦化处理。

优选地，形成浮置栅极之后还包括对选择栅极对应的区域进行P型掺杂的步骤。