[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件及其制法，尤指一种晶圆级半导体封装件及其制法。

背景技术

随着半导体技术的演进，半导体封装件已开发出许多不同的封装型态，而为了追求半导体封装件的轻薄短小，因而发展出一种芯片尺寸封装件(chip scale package，CSP)，其特征在于此种芯片尺寸封装件仅具有与芯片尺寸相等或略大的尺寸。

然而，上述CSP结构的缺点在于重布线技术的施用或布设于芯片上的导电迹线往往受限于芯片的尺寸或其作用面的面积大小，尤其当芯片的积集度提升且芯片尺寸日趋缩小的情况下，芯片甚至无法提供足够表面以安置更多数量的焊球来与外界电性连接，因此遂发展出扇出型封装件(fan-out package)。

在现有扇出型封装件的制程中，通过先将半导体芯片粘贴于一胶膜上，再以封装胶体进行封装模压制程，以包覆住半导体芯片的非作用面及侧面，再加热移除该胶膜，以外露出该半导体芯片的作用面，最后于该半导体芯片的作用面与封装胶体上形成线路重布(RDL)结构，并进行切割作业。

然而，于前述封装模压制程中，仅透过胶膜支撑半导体芯片，所以该胶膜及封装胶体易发生严重翘曲(warpage)的问题，尤其是当封装胶体的厚度很薄时，翘曲问题更为严重，从而导致后续进行重布线制程时，须额外再提供一硬质载具，以将封装胶体透过一粘胶固定在该硬质载具来进行整平，但后续移除载具与粘胶时会导致残胶的问题。

有鉴于此，第8,334,174号美国专利揭露一种扇出型封装件的制法，其利用硬质层来增加强度，以避免在后续制程中发生翘曲的状况。

现有的扇出型封装件1的制法如图1A至图1E所揭露者。

如图1A所示，将具有相对的作用面12a及非作用面12b的半导体芯片12以该作用面12a贴合至一具有胶膜11的承载件10上；如图1B所示，进行封装模压制程，将硬质层14及包覆层13与该贴合有半导体芯片12的承载件10压合，使该半导体芯片12嵌埋于该包覆层13中；再加热移除该胶膜11及承载件10，以外露出该半导体芯片12的作用面12a，如图1C所示；接着如图1D所示，形成贯穿该包覆层13及硬质层14的贯孔15a；接着如图1E所示，于贯孔15a中电镀导电材料15，并利用线路重布(RDL)技术形成线路重布结构16后，进行切割作业。

然而，于前述制程中，以电镀形成导电材料15至贯孔15a后，常会造成过度覆盖(overburden)状态，如图1D’所示。故于进行线路重布制程前需以制程化学机械研磨(Chemical mechanical polish，CMP)及蚀刻去除电镀步骤所产生的过载体(overburden)15’，造成制程上的烦琐，且增加成本。

因此，如何提供一种封装件及制法，以确保线路层与焊垫间的电性连接品质，并提升产品的可靠度，更能降低制程成本，实为一重要课题。

发明内容

鉴于上述现有技术的缺失，本发明的主要目的为提供一种半导体封装件及其制法，能有效克服现有制程中翘曲的问题，且能降低成本。

本发明的半导体封装件的制法，包括：藉由粘着层将具有相对的第一作用面及第一非作用面的第一半导体芯片以其第一作用面结合至一承载件上；于该承载件上形成包覆该第一半导体芯片的包覆层；将一具有相对的第一表面及第二表面的基板以其第一表面接置于该包覆层上，且该基板的第一表面上具有多个电性连接垫；移除该承载件及粘着层，以外露出该第一半导体芯片的第一作用面；于该包覆层中形成多个贯孔，以外露出该基板的电性连接垫；以及于该包覆层上形成第一线路层，并于该贯孔中形成电性连接该第一线路层与电性连接垫的导电贯孔。

本发明还提供一种半导体封装件，包括：包覆层，其具有相对的顶面及底面；多个导电贯孔，其形成于该包覆层中，且贯穿该顶面与底面；第一线路层，其形成于该包覆层的顶面与导电贯孔上；第一半导体芯片，其嵌埋于该包覆层中，且该第一半导体芯片具有外露于该顶面的第一作用面及相对该第一作用面的第一非作用面；以及基板，其具有相对的第一表面及第二表面，并以该第一表面结合至该包覆层的底面，且该基板的第一表面上具有多个电性连接该导电贯孔的电性连接垫。

于本发明的半导体封装件的制法中，形成该第一线路层与导电贯孔的步骤包括：于该包覆层及该第一半导体芯片的第一作用面上形成具有阻层开孔的阻层，且该阻层开孔外露出该等贯孔；于该贯孔中形成该导电贯孔，并于该阻层开孔中形成该第一线路层；以及移除该阻层。