[发明专利]循环时间数字转换器

说明书

技术领域

本发明涉及微电子学的模拟集成电路设计领域，特别涉及一种循环时间数字转换器（Cyclic TDC）。 

技术背景

时间数字转换器（Time to digital convertor,TDC）广泛应用在很多应用中，例如数字/模拟锁相环中的相位和频率检测。在最近的研究中，TDC被应用在基于时间域的ADC中，来实现时间量到数字量得转换。现有的TDC类型包括计数器结构、延迟线结构、时间缩减结构和Vernier结构等。 

上述技术至少存在以下缺点和不足： 

传统提出的时间数字转换器的输入范围都只有几十到几百皮秒，因为只有在这个范围内才能保证TDC结构的线性转换输出。除此之外，延迟线的或时间缩减结构的TDC需要大量的延迟单元，这不仅会消耗过多的芯片面积，而且对于延迟单元间的匹配有较高要求，器件间的不匹配会导致转换特性的恶化。 

发明内容

为克服现有技术的不足，本发明旨在进一步增加传统TDC的输入范围，使TDC在较大输入范围下仍能保持线性特性以及降低设计匹配要求，提出一种循环时间数字转换器（Cyclic TDC）。为达到上述目的，本发明采用的技术方案是，循环时间数字转换器，输入的两个时间信号差值经过子TDC转换对应的数字码，子TDC转换得到的时间余量再由时间乘2放大器进行放大，放大后的时间余量再由多路选择器再次进入子TDC进行量化，此循环转换过程进行到需要的精度；转换完的数字码通过读出电路进行错位相加，得到的最后数字码由读出电路输出，从而完成时间信号到数字码的转换。 

时间乘2放大器的电路结构：两个时间信号分别输入到两个D触发器的clk输入端，D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连；二输入与非门的输出端连接两个D触发器的复位端RN；二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN；电流源I_a的流入端与多路选择器的1端相连，电流源I_a流出端和高电平VDD相连；电流源I_b的流出端与多路选择器的0端相连，电流源I_b流入端和低电平VSS相连；多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM；电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。 

读出电路结构为：RSD_clk连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD；D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而 形成Reg_clk信号；Reg_clk信号经反相器后形成rst复位信号；Reg_clk信号还作为REG寄存器的触发信号；RSD_Rst和rst进行与运算后作为D触发器链和半加器链的复位信号；C0C1分别连接在半加器链的第一个和第二个单元的输入端；D0-D7连接REG寄存器的输入端。 

子TDC的构成为：多路选择器、D触发器、延时单元、相位检测器、子DTC即数字到时间转换器、与门；TDC转换结束信号、TDC全局复位信号分别连接第一个与门的输入端，第一个与门的输出端接第一个D触发器的使能端，第一TDC复位信号连第一个D触发器的clk端，第一个D触发器的Q端连接多路选择器控制端，多路选择器输出端连接第二个D触发器的clk端，第一TDC复位信号连第二个D触发器的使能端，第二个D触发器的Q端经串接的两个延时单元连接到子DTC的T1+D端，第二个D触发器的Q段连接到子DTC的T₁端，第一相位检测器Q端连接子DTC的CH端，第一相位检测器clk端连接在串接的两个延时单元中间，第一相位检测器D端连接子DTC的T₂端；第二个与门、第二TDC复位信号、第三个D触发器、第四个D触发器、第二TDC复位信号、串接的另外两个延时单元、第二相位检测器组成与第一个与门、第一TDC复位信号、第一个D触发器、第二个D触发器、第一TDC复位信号、串接的两个延时单元、第一相位检测器相对称的结构。 

本发明具备下列技术效果：