[发明专利]一种万能逻辑块输出逻辑宏单元电路有效
| 申请号： | 201310511974.1 | 申请日： | 2013-10-28 |
| 公开（公告）号： | CN103607196B | 公开（公告）日： | 2017-01-11 |
| 发明（设计）人： | 赵不贿;徐雷钧;傅建;赵劼成 | 申请（专利权）人： | 江苏大学 |
| 主分类号： | H03K19/173 | 分类号： | H03K19/173 |
| 代理公司： | 南京经纬专利商标代理有限公司32200 | 代理人： | 楼高潮 |
| 地址： | 212013 江*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 一种 万能 逻辑 输出 单元 电路 | ||
【权利要求书】：
1.一种万能逻辑块输出逻辑宏单元电路，包括多输入-多时钟维持阻塞型D触发器和乘积共享阵列；所述多输入-多时钟维持阻塞型D触发器带有两个及以上时钟输入端和1个复位端，其中时钟输入端中有1个与外部时钟信号相连接，用于全局时钟，其余与所述乘积共享阵列相连接，用于局部时钟；乘积项共享阵列将20个乘积项通过一个可编程与/或/异或阵列，其输出通过编程来来控制所述多输入-多时钟维持阻塞型D触发器。
2.根据权利要求1所述的万能逻辑块输出逻辑宏单元电路，其特征在于：所述多输入-多时钟维持阻塞型D触发器，包括一个多输入基本锁存器和多个输入单元；任一所述输入单元的两输出端分别连接到所述多输入基本锁存器的输入端，以组成维持阻塞型D触发器。
3.根据权利要求1或2所述的一种万能逻辑块输出逻辑宏单元电路，其特征在于：所述多输入-多时钟维持阻塞型D触发器的输入端信号还可与多输入-多时钟维持阻塞型D触发器的输出信号经多路器MUX选择输出。
4.根据权利要求1或2所述的一种万能逻辑块输出逻辑宏单元电路，其特征在于：所述多输入-多时钟维持阻塞型D触发器带有3个时钟输入端。
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