[发明专利]一种万能逻辑块输出逻辑宏单元电路

说明书

技术领域

本发明属于电子技术领域，具体来说涉及复杂可编程逻辑器件（CPLD），是指设计一种万能逻辑块（GLB）输出逻辑宏单元电路，其中可重构触发器为多输入-多时钟维持阻塞型D触发器。

技术背景

复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD）中，核心组件是万能逻辑块（Generic Logic Block，GLB）。图1所示是Lattice公司ispLSI1016的功能框图，图中A0-A7，B0-B7是16个GLB。GLB结构如图2所示，每个GLB中有一个输出逻辑宏单元。图3是GLB的标准组态。目前，GLB中的可重构触发器一般为D、T、JK触发器等形式，这些触发器都是单个时钟端和单个输入端，重构不够灵活，特别是对于异步系统或全局异步局部同步系统的设计。本发明采用专利ZL 2011 1 0219023提出的“一种多输入-多时钟维持阻塞型D触发器”作为可重构触发器。

发明内容

本发明的目的是设计一种GLB输出逻辑宏单元电路，该输出逻辑宏单元电路中的可重构触发器采用多输入-多时钟维持阻塞型D触发器结构。

本发明的技术方案：一种GLB输出逻辑宏单元电路，包括多输入-多时钟维持阻塞型D触发器和乘积共享阵列；所述多输入-多时钟维持阻塞型D触发器带有两个及以上时钟输入端和1个复位端，其中时钟输入端中有1个与外部时钟信号相连接，用于全局时钟，其余与所述乘积共享阵列相连接，用于局部时钟。因此，GLB输出逻辑宏单元电路中每一个触发器的一路时钟信号选用全局同步时钟，另两路时钟信号选用片内乘积共享阵列中生成的乘积项作为局部时钟。

进一步，所述多输入-多时钟维持阻塞型D触发器，包括一个多输入基本锁存器和多个输入单元；任一所述输入单元的两输出端分别连接到所述多输入基本锁存器的输入端，以组成维持阻塞型D触发器；所述输入单元包括数据输入端、时钟端，多输入基本锁存器具有复位端。多输入-多时钟维持阻塞型D触发器的不同数据输入端接收各自的数据输入，每个数据输入端都对应一个时钟端。

本发明的有益技术效果：所述GLB输出逻辑宏单元电路包含不同的时钟端，接受不同的外部事件触发，包括全局时钟和局部时钟。当外部事件发生时，相应的数据输入端中的数据被锁存。

由于以上所述特点，当乘积共享阵列与时钟端可编程连接时，通过片内生成的乘积项可直接控制触发器的输出。因此，与已有的触发器相比，在多路数据输入的情况下，该GLB输出逻辑宏单元电路直接由事件驱动来选择相应通路的数据输入，数据选择控制电路简单，能够自由控制输入端口的数量，配置方便，做到资源共享，适合异步、同步和全局异步局部同步系统的设计。

附图说明

图1为Lattice公司ispLSI1016的功能框图

图2为GLB结构图

图3为GLB的标准组态

图4为多输入-多时钟维持阻塞型D触发器与乘积共享阵列的连接图

图5为简化连接图

图6为GLB输出逻辑宏单元电路

图7为3输入-3时钟维持阻塞型D触发器的电路原理图。

具体实施方式

图4是3输入-3时钟维持阻塞型D触发器与乘积共享阵列的具体连接图。如图中所示，乘积项共享阵列跟D0、D1、D2、CP1、CP2端口可编程连接（空心圈），分别提供输入信号和触发时钟。进一步，左边的四条竖线是共享阵列，实心点是固定连接。进一步，D0、D1、D2信号还可与3输入-3时钟维持阻塞型D触发器的输出端Q经多路器MUX选择输出，前者作为组合逻辑输出，后者是寄存器输出。为了作图方便，采用简化连接，如图5所示，图中数据线（D）代表3路数据、时钟触发线（CP）代表2路时钟信号，1路全局时钟输入端（CP0）和1路复位端口（RD）。根据需要，多输入-多时钟维持阻塞型D触发器可以扩展为N输入-N时钟维持阻塞型D触发器（N为大于1的正整数），因此配置灵活。